CN111698169B - 基于帧内容的通信端口提取方法 - Google Patents

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Abstract

本发明公开了一种基于帧内容的通信端口提取方法。该方法利用FPGA的端系统对数据接收缓冲的同时进行了通信端口提取功能，与软件查询的方法相比，缩短了端系统从接收到帧到确定通信端口的时间，确保了端系统接收数据的实时性要求。该方法的主要步骤如下：1、创建虚链路查找表以及端口查找表并将其存储至FPGA的端系统内；2、在FPGA的端系统中建立帧内容的通信端口提取功能模块；3、FPGA的端系统接收帧内容，并同时进行帧内容验证及缓存以及获取正确通信端口；4、帧内容根据缓存区索引PortIndex存储至端系统内的缓存区中，并等待端系统的上层软件获取帧内容。

Description

基于帧内容的通信端口提取方法
技术领域
本发明属于网络通信技术，涉及一种基于帧内容的通信端口提取方法。
背景技术
符合ARINC664 Part7标准的AFDX网络基于IEEE802.3标准以太网，通过采用虚链路(VL)的带宽隔离机制来保证通信的确定性，通过采用双余度的星型拓扑结构来提高通信的可靠性，AFDX网络端系统为主机提供数据发送和接收服务。网络层采用IPv4协议，传输层采用UDP协议，应用层有采样端口、队列端口和服务访问点三种通信端口。
网络中的数据流通过接收端系统的UDP目的端口、IP目的地址、MAC目的地址和物理以太网连接被唯一的识别。端系统在接收到网络数据帧时，根据源UDP端口号、源IP地址、虚链路、目的IP地址、目的UDP端口这五元组来确定通信端口。现有的方法是根据接收到的帧内容，通过FPGA提取出虚链路，对于目的IP地址、目的UDP端口则通过软件查询的方法进行，从而确定通信端口，但是这种方法比较依赖处理器的软件处理能力，存在较大的延时，无法确保端系统通信的实时性。
发明内容
为了解决现有接收帧内容时对于处理器的软件处理能力要求较高，存在较大延时，实时性较差的问题，本发明提出了一种基于帧内容的通信端口提取方法。
本发明的基本设计原理是：
该方法是基于FPGA中运行的端系统逻辑在接收到网络数据帧时，通过提取帧内容得到srcUDP、srcIP、VLID、dstIP、dstUDP这五元组，通过查找表查询通信端口，然后对通信端口进行验证，最后根据对帧内容校验的结果，将帧内容提交到接收缓冲区中。
本发明的具体技术方案是：
本发明提供了一种基于帧内容的通信端口提取方法，包括以下步骤：
步骤1：创建虚链路查找表以及端口查找表并将其存储至FPGA的端系统内；
所述虚链路查找表包括3×N数据，3代表列数，N代表行数；第一列数据为VLID，第二列数据为PortAddr，第三列数据为PortNum，且虚链路查找表中数据以VLID排序储存，在虚链路查找表中查找数据时采用有序查找算法；
所述端口查找表包括5×N数据，5代表列数，N代表行数；第一列数据为dstpID，第二列数据为dstUDP，第三列数据为srcudID,第四列数据为srcpID，第五列数据为srcUDP,且端口查找表中数据以dstpID、、dstUDP排序储存，在端口查找表中查找数据时采用有序查找算法；N≥1；
步骤2：在FPGA的端系统中建立帧内容的通信端口提取功能模块；
所述帧内容的通信端口提取功能模块包括数据流接收缓冲及校验功能模块、信息提取功能模块、虚链路及端口查找功能模块以及端口验证功能模块；
步骤3：FPGA的端系统接收帧内容，并同时进行帧内容缓存验证以及获取正确通信端口；
A：数据流接收缓冲及校验功能模块对帧内容中每个数据进行缓存及校验；
B：获取正确通信端口
B1：帧内容的信息提取；
信息提取功能模块从帧内容的MAC内容中提取VLID，srcudID；
信息提取功能模块从帧内容的IP内容中提取dstudID,dstpID；
信息提取功能模块从帧内容的UDP内容中提取srcUDP,dstUDP；
B2：虚链路及端口查询；
B2.1：虚链路及端口查找功能模块将步骤B1中提取的VLID与虚链路查找表中的VLID进行比较，得到步骤B1中提取的VLID对应的PortAddr和PortNum；
B2.2：根据步骤B2.1获得的PortAddr作为起始点，PortAddr+PortNum-1作为终止点，获得在端口查询表中对应的查询区域，再根据查询区域中对应的dstpID和dstUDP,确定通信端口；
B3：端口验证
端口验证功能模块根据步骤B2.2中通信端口对应的srcudID,srcpID,srcUDP与步骤B1中提取的srcudID,srcpID,srcUDP进行比对，如果相同，且数据流接收缓冲及校验功能模块验证完最后一个数据后发送验证正确指令至端口验证功能模块后，则获得缓存区索引PortIndex；否则丢弃此帧；
步骤4：帧内容根据缓存区索引PortIndex存储至端系统内的缓存区中，并等待端系统的上层软件获取帧内容。
进一步地，上述步骤B1中MAC内容提取原则是：由dstMAC(4,2B)可提取出VLID；由srcMAC(9,2B)可提取出srcudID；
其中，dstMAC(4,2B)表示帧内容第4个字节开始，取2个字节；
srcMAC(9,2B)表示帧内容第9个字节开始，取2个字节。
进一步地，上述步骤B1中IP内容提取原则是：
A：由srcIP(27,2B)可提取出srcudID,与srcMAC中提取的srcudID进行比对，相同则记录，不同则舍弃该帧；
B：由srcIP(28,1B)可提取出srcpID；
C：对于dstIP(30,4B)，判断其格式；
提取dstIP[31:28],判断其二进制数值是否为“1110”，若是，则判断dstIP为多播IP地址，若不是判断dstIP为为单播IP地址；
当为多播IP地址时，提取dstIP[27:16]作为固定域，并与提前存储至FPGA中的固定域进行对比，判断是否为同一网络下，若是则提取dstIP[15:0]作为VLID，并与dstMAC(4,2B)中提取的VLID进行比对，相同则记录并赋值dstPID为255,不同则丢弃此帧；
当为单播IP地址，由dstIP[23:8]提取出dstudID,与提前存储至FPGA中的dstudID进行对比，不一致则丢弃该帧，由dstIP[7:0]提取dstpID。
进一步地，上述步骤B1中UDP内容提取原则是：由UDP(34,2B)提取srcUDP；由UDP(36,2B)提取dstUDP；
其中，UDP(34,2B)表示帧内容第34个字节开始，取2个字节；UDP(36,2B)表示帧内容第36个字节开始，取2个字节。
本发明的有益效果是：
本发明通过在FPGA的端系统中建立帧内容的通信端口提取功能模块，不需要通过软件进行查询来确定通信端口，在工作时，数据接收缓冲的过程中同时进行通信端口提取，能够快速的提取帧内容并查找确定通信端口，与软件查询相比，缩短了确定通信端口的时间，确保了端系统接收数据的实时性要求，为端系统通信的实时性提供技术支撑。
附图说明
图1为帧内容的结构分解图。
图2为帧内容验证及缓存以及获取正确通信端口实现流程原理图。
具体实施方式
下面结合附图对本发明做进一步描述：
本发明的方法是基于FPGA进行的，FPGA的端系统将帧内容大体分为MAC,IP,UDP三个部分，具体结构如图1所示。
本发明的具体流程如下:
步骤1：创建虚链路查找表(VL查找表)以及端口查找表(Port查找表)并将其存储至FPGA的端系统内；
所述虚链路查找表包括3×N数据，3代表列数，N代表行数；第一列数据为VLID，第二列数据为PortAddr，第三列数据为PortNum，且虚链路查找表中数据以VLID排序储存，在虚链路查找表中查找数据时采用有序查找算法；
所述端口查找表包括5×N数据，5代表列数，N代表行数；第一列数据为dstpID，第二列数据为dstUDP，第三列数据为srcudID,第四列数据为srcpID，第五列数据为srcUDP,且端口查找表中数据以dstpID、、dstUDP排序储存，在端口查找表中查找数据时采用有序查找算法；N≥1；
如表1所示，虚链路查找表包括3×N数据，3代表列数，N代表行数；第一列数据为VLID，第二列数据为PortAddr，第三列数据为PortNum，且虚链路查找表中数据以VLID排序储存，在虚链路查找表中查找数据时采用有序查找算法；
如表2所示，端口查找表包括5×N数据，5代表列数，N代表行数；第一列数据为dstpID，第二列数据为dstUDP，第三列数据为srcudID,第四列数据为srcpID，第五列数据为srcUDP,且端口查找表中数据以dstpID、、dstUDP排序储存，在端口查找表中查找数据时采用有序查找算法；N≥1；
需要说明的一点是：采用有序查找算法查找数据的目的是为了避免采用其他查找方式时，可能难以在数据帧接收缓冲并校验之前查找到PortIndex。另外，本发明采用的有序查找算法可优选二分查找法。
表1
Figure GDA0003324615500000051
Figure GDA0003324615500000061
表2
dstPID dstUDP SrcudID SrcPID SrcUDP
dp(0,0) du(0,0)
dp(0,1) du(0,1)
… … … … …
dp(0,pn(0)-1) dp(0,pn(0)-1)
dp(x,0) du(x,0)
dp(x,1) du(x,1)
… … … … …
dp(x,pn(x)-1) dp(x,pn(x)-1)
… … … … …
注：VLID表示虚链路ID；PortAddr端口起始地址；PortNum表示使用相同VL的端口数量；dstPID表示目的分区ID；dstUDP表示目的UDP端口号；SrcudID表示源设备ID地址；SrcPID表示源分区ID；SrcUDP表示源UDP端口号；
步骤2：在FPGA的端系统中建立帧内容的通信端口功能模块；
所述帧内容的通信端口功能模块包括数据流接收缓冲及校验功能模块、信息提取功能模块、虚链路及端口查找功能模块以及端口验证功能模块；
步骤3：FPGA的端系统接收帧内容，并同时进行帧内容缓存验证以及获取正确通信端口，具体流程如图2所示：
A：数据流接收缓冲及校验功能模块对帧内容中每个数据进行缓存及校验；
B：获取正确通信端口
B1：帧内容的信息提取；
信息提取功能模块从帧内容的MAC内容中提取VLID，srcudID，具体做法是：由dstMAC(4,2B)可提取出VLID；由srcMAC(9,2B)可提取出srcudID；dstMAC(4,2B)表示帧内容第4个字节开始，取2个字节；srcMAC(9,2B)表示帧内容第9个字节开始，取2个字节。
信息提取功能模块从帧内容的IP内容中提取dstudID,dstpID；具体做法是：
A：由srcIP(27,2B)可提取出srcudID,与srcMAC中提取的srcudID进行比对，相同则记录，不同则舍弃该帧；
B：由srcIP(28,1B)可提取出srcpID；
C：对于dstIP(30,4B)，判断其格式；
提取dstIP[31:28],判断其二进制数值是否为“1110”，若是，则判断dstIP为多播IP地址，若不是判断dstIP为为单播IP地址；其中，dstIP[31:28]表示32bit数据的28至31位数据；
当为多播IP地址时，提取dstIP[27:16]作为固定域，并与提前存储至FPGA中的固定域进行对比，判断是否为同一网络下，若是则提取dstIP[15:0]作为VLID，并与dstMAC(4,2B)中提取的VLID进行比对，相同则记录并赋值dstPID为255,不同则丢弃此帧；其中，dstIP[27:16]表示32bit数据的16至27位数据；dstIP[15:0]表示32bit数据的0至15位数据；
当为单播IP地址，由dstIP[23:8]提取出dstudID,与提前存储至FPGA中的dstudID进行对比，不一致则丢弃该帧；dstIP[7:0]提取出dstpID；dstIP[23:8]表示32bit数据的8至23位数据；dstIP[7:0]表示32bit数据的0至7位数据；
信息提取功能模块从帧内容的UDP内容中提取srcUDP,dstUDP；具体做法是：由UDP(34,2B)提取srcUDP；由UDP(36,2B)提取dstUDP；
其中，UDP(34,2B)表示帧内容第34个字节开始，取2个字节；
UDP(36,2B)表示帧内容第36个字节开始，取2个字节。
B2：虚链路及端口查询；
B2.1：虚链路及端口查找功能模块将步骤B1中提取的VLID与虚链路查找表中的VLID进行比较，得到步骤B1中提取的VLID对应的PortAddr和PortNum；
B2.2：根据B2.1获得的PortAddr作为起始点，PortAddr+PortNum-1作为终止点，获得在端口查询表中对应的查询区域，再根据查询区域中对应的dstpID和dstUDP,确定通信端口；
B3：端口验证
端口验证功能模块根据步骤B2.2中通信端口对应的srcudID,srcpID,srcUDP与步骤B1中提取的srcudID,srcpID,srcUDP进行比对，如果相同，且数据流接收缓冲及校验功能模块验证完最后一个数据后发送验证正确指令至端口验证功能模块后，则获得缓存区索引PortIndex；否则丢弃此帧；
步骤4：帧内容根据缓存区索引PortIndex存储至端系统内的缓存区中，并等待端系统的上层软件获取帧内容。
该方法利用FPGA的端系统在数据接收缓冲的过程中同时进行通信端口提取功能，与软件查询的方法相比，缩短了端系统从接收到帧到确定通信端口的时间，确保了端系统接收数据的实时性要求。

Claims (1)

1.一种基于帧内容的通信端口提取方法，其特征在于，包括以下步骤：
步骤1：创建虚链路查找表以及端口查找表并将其存储至FPGA的端系统内；
所述虚链路查找表包括3×N数据，3代表列数，N代表行数；第一列数据为VLID，第二列数据为PortAddr，第三列数据为PortNum，且虚链路查找表中数据以VLID排序储存，在虚链路查找表中查找数据时采用有序查找算法；
所述端口查找表包括5×N数据，5代表列数，N代表行数；第一列数据为dstpID，第二列数据为dstUDP，第三列数据为srcudID,第四列数据为srcpID，第五列数据为srcUDP,且端口查找表中数据以dstpID、dstUDP排序储存，在端口查找表中查找数据时采用有序查找算法；N≥1；
步骤2：在FPGA的端系统中建立帧内容的通信端口提取功能模块；
所述帧内容的通信端口提取功能模块包括数据流接收缓冲及校验功能模块、信息提取功能模块、虚链路及端口查找功能模块以及端口验证功能模块；
步骤3：FPGA的端系统接收帧内容，并同时进行帧内容缓存验证以及获取正确通信端口；
A：数据流接收缓冲及校验功能模块对帧内容中每个数据进行缓存及校验；
B：获取正确通信端口
B1：帧内容的信息提取；
信息提取功能模块从帧内容的MAC内容中提取VLID，srcudID；MAC 内容提取原则是：由dstMAC(4,2B)可提取出VLID；由srcMAC(9,2B)可提取出srcudID；
其中，dstMAC(4,2B)表示帧内容第4个字节开始，取2个字节；
srcMAC(9,2B)表示帧内容第9个字节开始，取2个字节；
信息提取功能模块从帧内容的IP内容中提取dstudID,dstpID；IP内容提取原则是：
A：由srcIP(27,2B)可提取出srcudID,与srcMAC中提取的srcudID进行比对，相同则记录，不同则舍弃该帧；
B：由srcIP(28,1B)可提取出srcpID；
C：对于dstIP(30,4B)，判断其格式；
提取dstIP[31:28],判断其二进制数值是否为“1110”，若是，则判断dstIP为多播IP地址，若不是判断dstIP为为单播IP地址；
当为多播IP地址时，提取dstIP[27:16]作为固定域，并与提前存储至FPGA中的固定域进行对比，判断是否为同一网络下，若是则提取dstIP[15:0]作为VLID，并与dstMAC(4,2B)中提取的VLID进行比对，相同则记录并赋值dstPID为255,不同则丢弃此帧；
当为单播IP地址，由dstIP[23:8]提取出dstudID,与提前存储至FPGA中的dstudID进行对比，不一致则丢弃该帧，由dstIP[7:0]提取dstpID；
信息提取功能模块从帧内容的UDP内容中提取srcUDP,dstUDP；
UDP内容提取原则是：由UDP(34,2B)提取srcUDP；由UDP(36,2B)提取dstUDP；其中，UDP(34,2B)表示帧内容第34个字节开始，取2个字节；UDP(36,2B)表示帧内容第36个字节开始，取2个字节；
B2：虚链路及端口查询；
B2.1：虚链路及端口查找功能模块将步骤B1中提取的VLID与虚链路查找表中的VLID进行比较，得到步骤B1中提取的VLID对应的PortAddr 和PortNum；
B2.2：根据步骤B2.1获得的PortAddr作为起始点，PortAddr+PortNum-1作为终止点，获得在端口查询表中对应的查询区域，再根据查询区域中对应的dstpID和dstUDP,确定通信端口；
B3：端口验证
端口验证功能模块根据步骤B2.2中通信端口对应的srcudID,srcpID,srcUDP与步骤B1中提取的srcudID,srcpID,srcUDP进行比对，如果相同，且数据流接收缓冲及校验功能模块验证完最后一个数据后发送验证正确指令至端口验证功能模块后，则获得缓存区索引PortIndex；否则丢弃此帧；
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