CN111695686B

CN111695686B - 地址分配方法及装置

Info

Publication number: CN111695686B
Application number: CN201910197826.4A
Authority: CN
Inventors: 不公告发明人
Original assignee: Shanghai Cambricon Information Technology Co Ltd
Current assignee: Shanghai Cambricon Information Technology Co Ltd
Priority date: 2019-03-15
Filing date: 2019-03-15
Publication date: 2022-11-01
Anticipated expiration: 2039-03-15
Also published as: CN111695686A

Abstract

本公开涉及一种运算方法、装置及相关产品，所述产品包括控制器单元，所述控制器单元包括：指令缓存单元、指令处理单元和存储队列单元；所述指令缓存单元，用于存储所述人工神经网络运算关联的计算指令；所述指令处理单元，用于对所述计算指令解析得到多个运算指令；所述存储队列单元，用于存储指令队列，该指令队列包括：按该队列的前后顺序待执行的多个运算指令或计算指令。通过以上方法，本公开可以提高相关产品在进行神经网络模型的运算时的运算效率。

Description

地址分配方法及装置

技术领域

本公开涉及信息处理技术领域，尤其涉及一种运算方法、装置及相关产品。

背景技术

在人工智能技术领域，神经网络算法是最近非常流行的一种机器学习算法，在各种领域中都取得了非常好的效果，比如图像识别，语音识别，自然语言处理等。随着神经网络算法的发展，算法的复杂度也越来越高，为了提高识别度，模型的规模也在逐渐增大。

发明内容

有鉴于此，本公开提出了一种地址分配方法及装置。

根据本公开的一方面，提供了一种地址分配方法，所述方法包括：

根据输入数据的维度以及神经网络的每一层对应的维度转换指令确定每一层的输出数据的维度；

针对每一层的输出数据，根据该层的输出数据的维度为该层的输出数据分配第一内存空间得到该层的输出数据的存储地址，记录该层的输出数据的存储地址。

在一种可能的实现方式中，所述方法还包括：

根据神经网络的层数分配第二内存空间，所述第二内存空间用于存储神经网络的每一层的输出数据的存储地址；

获取第二内存空间的基地址、以及神经网络的每一层的输出数据的存储地址的存储位置相对于所述基地址的偏移量。

在一种可能的实现方式中，记录该层的输出数据的存储地址，包括：

根据该层的输出数据的存储地址的存储位置相对于所述基地址的偏移量将该层的输出数据的存储地址记录在所述第二内存空间中。

在一种可能的实现方式中，根据输入数据的维度以及神经网络的每一层对应的维度转换指令确定每一层的输出数据的维度，包括：

从神经网络的第一层到最后一层，针对神经网络的每一层，根据该层对应的维度转换指令对该层的输入数据进行维度转换以得到该层的输出数据的维度，

其中，该层的输入数据是该层的上一层的输出数据，该层的输出数据是该层的下一层的输入数据。

在一种可能的实现方式中，对该层的输入数据进行维度转换包括：对该层的输入数据的H维度和W维度进行维度转换。

在一种可能的实现方式中，所述方法还包括：

在对神经网络进行编译时，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令。

在一种可能的实现方式中，所述计算图包括神经网络各层的算子，

根据神经网络的计算图生成针对神经网络的每一层的维度转换指令，包括：

针对神经网络的每一层，根据该层的算子生成该层对应的维度转换指令。

在一种可能的实现方式中，所述算子包括用于生成维度转换指令的函数。

根据本公开的另一方面，提供了一种地址分配装置，所述装置包括：

确定模块，用于根据输入数据的维度以及神经网络的每一层对应的维度转换指令确定每一层的输出数据的维度；

第一内存分配模块，用于针对每一层的输出数据，根据该层的输出数据的维度为该层的输出数据分配第一内存空间得到该层的输出数据的存储地址，记录该层的输出数据的存储地址。

在一种可能的实现方式中，所述装置还包括：

第二内存分配模块，用于根据神经网络的层数分配第二内存空间，所述第二内存空间用于存储神经网络的每一层的输出数据的存储地址；

获取模块，用于获取第二内存空间的基地址、以及神经网络的每一层的输出数据的存储地址的存储位置相对于所述基地址的偏移量。

在一种可能的实现方式中，所述第一内存分配模块包括：

记录单元，用于根据该层的输出数据的存储地址的存储位置相对于所述基地址的偏移量将该层的输出数据的存储地址记录在所述第二内存空间中。

在一种可能的实现方式中，所述确定模块包括：

维度转换单元，用于从神经网络的第一层到最后一层，针对神经网络的每一层，根据该层对应的维度转换指令对该层的输入数据进行维度转换以得到该层的输出数据的维度，

在一种可能的实现方式中，所述装置还包括：

指令生成模块，用于在对神经网络进行编译时，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令。

指令生成模块，包括：

指令生成单元，用于针对神经网络的每一层，根据该层的算子生成该层对应的维度转换指令。

根据本公开的另一方面，提供了一种地址分配装置，包括：处理器；用于存储处理器可执行指令的存储器；其中，所述处理器被配置为执行上述方法。

根据本公开的另一方面，提供了一种非易失性计算机可读存储介质，其上存储有计算机程序指令，其中，所述计算机程序指令被处理器执行时实现上述方法。

在编译时确定神经网络的每一层对应的维度转换指令，通过在运行时根据输入数据的维度以及每一层对应的维度转换指令得到神经网络的每一层的输出数据的维度，基于每一层的输出数据的维度可以确定每一层的输出数据的大小以及需要的内存空间，并基于此为每一层的输出数据申请内存空间，从而确定每一层的输出数据的存储地址。根据本公开的地址分配方式，针对不同维度的输入数据，不需要每次都根据输入数据的维度对神经网络进行重新编译，由此可以在保证输出结果正确性的基础上提高运算性能。

根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。

图1a和图1b分别示出一示例的神经网络的数据存储的示意图。

图2示出根据本公开一实施例的地址分配方法的流程图。

图3示出根据本公开一实施例的神经网络的示意图。

图4示出根据本公开一实施例的地址分配方法的流程图。

图5示出根据本公开一实施例的地址分配方法的流程图。

图6示出根据本公开的一实施例的内存空间分配的示意图。

图7示出根据本公开一实施例的地址分配装置的框图。

图8示出根据本公开一实施例的地址分配装置的框图。

图9是根据一示例性实施例示出的一种用于地址分配的装置的框图。

图10示出根据本公开一实施例的处理器的框图。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

编译好的神经网络在运行时只能计算固定维度的输入数据。如果要计算不同维度的输入数据时，只能重新进行编译，或者将输入数据补齐后进行计算，这些方式都会导致计算效率低、占用存储空间大等方面的性能下降。如果不重新进行编译或者对输入数据进行补齐，会造成输出结果的错误。

举例来说，神经网络的运行是一个前后相关的数据传递的过程，如果编译时输入数据的大小可以确定，那么神经网络经过一次编译，生成一次指令，指令中指向数据的地址是固定的，用户向固定的地址输入固定大小的数据。神经网络用于计算的指令是一样的，所以在每次运行之前申请不同的内存空间存储数据即可。

图1a和图1b分别示出一示例的神经网络的数据存储的示意图。如图1a所示，某一神经网络编译后的指令在运行时申请的内存空间，存储了指令在运行过程中输入或输出的数据。

如果要运行上述神经网络编译后的指令来处理维度不同的输入数据，那么运行过程中数据存储的情况很有可能像图1b所示，在指令中的固定位置取到的数据就会是错误的，从而造成结果也是错误的。

为了解决上述技术问题，本公开提供了一种地址分配方法。该方法可以应用于处理器，所述处理器可以为通用处理器，例如，处理器可以为中央处理单元CPU(CentralProcessing Unit)、图形处理单元GPU(Graphics Processing Unit)等。所述处理器还可以为用于执行人工智能运算的人工智能处理器，人工智能运算可包括机器学习运算，类脑运算等。其中，机器学习运算包括神经网络运算、k-means运算、支持向量机运算等。该人工智能处理器可例如包括NPU(Neural-Network Processing Unit，神经网络处理单元)、 DSP(Digital Signal Process，数字信号处理单元)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)芯片中的一种或组合。人工智能处理器可以包括多个运算单元，多个运算单元可以并行执行运算。

图2示出根据本公开一实施例的地址分配方法的流程图。如图2所示，该方法可以包括：

步骤S11，根据输入数据的维度以及神经网络的每一层对应的维度转换指令确定每一层的输出数据的维度；

步骤S12，针对每一层的输出数据，根据该层的输出数据的维度为该层的输出数据分配第一内存空间得到该层的输出数据的存储地址，记录该层的输出数据的存储地址。

在对神经网络进行编译后生成可运行的指令，运行指令时可以实现上述的地址分配过程。例如，在对神经网络进行编译时，生成的指令中可以包括神经网络的每一层对应的维度转换指令，这样，在运行指令时可以根据输入数据的维度动态确定每一层的输出数据的维度，从而动态的为每一层输出数据分配内存空间。

输入数据可以是图像数据，例如，彩色图像数据或者灰度图像数据，输入数据还可以为音频或者视频数据，等等，本公开实施例对输入数据描述的实际物理含义不作限定。

在一种可能的实现方式中，输入数据可以是采用多维张量描述实际物理量的数据，比如说，输入数据也可以是采用NCHW(batch,channels,height,width)四个维度描述的数据，其中，N代表数量，C代表通道数，H代表高度，W代表宽度。以图像数据为例， N可以表示一批处理的图片的数量，C可以表示不同的颜色通道，例如RGB，H和W分别可以表示一张图片中宽和长方向的像素数量。对于不同的图像数据，分辨率可能不同，因此，H和W可能会根据不同的图像数据而变化；对于语音数据，由于语音的长度是不确定的，一般W会随着语音长度的不同而变化。以上这些因素都可能导致输入数据维度的变化，当然，以上两种情况仅仅是一些示例，不以任何方式限制本公开。

神经网络主要包括神经元(算子或输入数据)、网络连接的拓扑结构等，图3示出根据本公开一实施例的神经网络的示意图。其中，上述神经网络的一层可以是指神经网络的一个算子，如图3所示的OP1、OP2和OP3。算子可以是卷积算子、一次微分(Sobel算子、Robert算子)、二次微分(Laplacian算子)等，本公开对此不作限定。

图3示出的神经网络中，输入数据input输入算子OP1，经OP1处理后得到第一层的输出数据Output_op1，算子OP1的计算逻辑是确定的，根据输入数据input以及算子OP1就可以确定出输出数据Output_op1的维度，通过这种方式可以逐层确定每一层的输出数据的维度。因此，在对神经网络进行编译时生成维度转换指令(具体过程将在下文中介绍) 实现从输入数据到输出数据的维度转换，在运行时，即使是不同维度的输入数据，也可以确定这一层的输出数据的维度，这样就可以确定输出数据需要的内存空间，从而实现动态的内存空间分配。

对于维度转换指令的生成过程，图4示出根据本公开一实施例的地址分配方法的流程图。如图4所示，该方法还可以包括：

步骤S13，在对神经网络进行编译时，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令。

其中，计算图(Computational Graph)是通过图论语言表示数据函数的一种方式。在图论中节点通过边连接，点代表事物，连接两点的边表示两个事物间具有的关系。而计算图中用点代表神经网络中的输入数据或者算子，连接两点的边表示两点之间的输入输出关系，边还可以附有权值等。在本公开的实施例中，所述计算图包括神经网络各层的算子。

在一种可能的实现方式中，计算图中的算子可以包括用于生成维度转换指令的函数，也就是说每一个算子中都包括至少一个函数，在编译时通过函数生成的维度转换指令可以用于对这个算子的输入数据的维度进行维度转换得到这个算子的输出数据的维度。

在一种可能的实现方式中，步骤S13可以针对神经网络的每一层，根据该层的算子生成该层对应的维度转换指令。

举例来说，如图3所示，OP1可以为add_pad算子，针对这一层生成的维度转换指令可以为字符串表达式“#H₀+2#”以及“#W₀+2#”，其中，H₀和W₀是输入数据的H维度和W 维度，也就是对add_pad算子的输入数据的H维度和W维度加2。

如图3所示的OP2可以为Convolution卷积算子，假设卷积核的维度kh＝kw＝3，在进行卷积运算时移动的步长stride_h＝1、stride_w＝1，扩展率dilation＝1，那么维度转换的计算公式为H₂＝(H₁-kh)/stride_h+dilation和W₂＝(W₁-kw)/stride_w+dilation，其中，H₁和W₁是卷积算子的输入数据的H维度和W维度，H₂和W₂是卷积算子的输出数据的H维度和 W维度，针对这一层生成的维度转换指令可以为字符串表达式“#(H₁-3)/1+1#”和“#(W₁-3) /1+1#”。

通过以上编译过程，可以生成神经网络的每一层的维度转换指令。这样，在运行过程中，就可以根据输入数据的维度逐层计算得到每一层的输出数据的维度，然后为每一层的输出数据申请内存空间，从而确定每一层的输出数据的存储地址。

在一种可能的实现方式中，步骤S11可以包括：从神经网络的第一层到最后一层，针对神经网络的每一层，根据该层对应的维度转换指令对该层的输入数据进行维度转换以得到该层的输出数据的维度，其中，该层的输入数据是该层的上一层的输出数据，该层的输出数据是该层的下一层的输入数据。

在一个示例中，对该层的输入数据进行维度转换可以包括：对该层的输入数据的H维度和W维度进行维度转换。

下面结合图3对以上过程进行说明，如图3所示，输入数据input为(H₀，W₀)，对于第一层算子，以add_pad算子为例，对输入数据进行维度转换后得到的输出数据Output_op1的维度为(H₀+2，W₀+2)，输出数据Output_op1为第二层算子的输入数据，以上文中的卷积算子为例，对Output_op1进行维度转换后得到的输出数据Output_op2的维度为(H₀， W₀)。逐层转换就可以得到每一层的输出数据的维度。

在一种可能的实现方式中，可以将每一层的输出数据的存储地址填入指向数据的指令(例如，下一层获取输入数据的指令)中，或者存储在固定的存储空间或文件中，这样，在运行过程中神经网络的每一层算子都可以从对应的地址获取数据。

在另一种可能的实现方式中，还可以分配专门的存储空间存储每一层的输出数据的存储地址。图5示出根据本公开一实施例的地址分配方法的流程图，如图5所示，所述方法还可以包括：

步骤S14，根据神经网络的层数分配第二内存空间，所述第二内存空间用于存储神经网络的每一层的输出数据的存储地址；

步骤S15，获取第二内存空间的基地址、以及神经网络的每一层的输出数据的存储地址的存储位置相对于所述基地址的偏移量。

神经网络的每一层都会有输出数据需要存储，也就是每一层的输出数据的存储地址都需要进行存储。对存储地址进行存储需要的内容空间是固定的，因此，可以根据神经网络的层数分配第二内存空间用于存储神经网络的每一层的输出数据的存储地址。

其中，基地址可以是申请的内存空间的段地址，偏移量可以是指相对于基地址的基础上移动的距离。根据对存储地址进行存储需要的内容空间的大小以及上述基地址可以确定每一层的输出数据的存储地址的存储位置相对于所述基地址的偏移量。

在一种可能的实现方式中，可以将每一层的输出数据的存储地址的存储位置相对于基地址的偏移量填入指向数据的指令(例如，该层的下一层的获取输入数据的指令等)中，在运行过程中，神经网络的每一层算子都可以从对应的地址获取输入数据(输出数据)的存储地址。

需要说明的是，步骤S14和步骤S15并不需要每次运行时都执行，例如，在编译时就可以执行步骤S14和步骤S15的过程，完成第二内存空间的分配，运行时可以不执行步骤S14和步骤S15，这样，在运行过程中，神经网络的每一层算子都可以根据指向数据的指令中记录的相对于基地址的偏移量，从对应的地址获取输入数据(输出数据)的存储地址。

图6示出根据本公开的一实施例的内存空间分配的示意图。如图6所示，右侧表述存储输出数据的第一内存空间，左侧标识第二内存空间，第二内存空间中存储有输出数据的存储地址。

因此，在本实施方式中，步骤S12中的“记录该层的输出数据的存储地址”可以包括：根据该层的输出数据的存储地址的存储位置相对于所述基地址的偏移量将该层的输出数据的存储地址记录在所述第二内存空间中。

在步骤S15中确定了每一层的输出数据的存储地址的存储位置相对于基地址的偏移量，因此，在为每一层的输出数据分配内存空间获得每一层输出数据的存储地址后，可以根据每一层的输出数据的存储地址的存储位置相对于基地址的偏移量将每一层输出数据的存储地址存储在第二内存空间中。

应用示例

为了对本公开的地址分配方法进行清楚的说明，下面结合图3和图6，举例说明具体的实施过程。

对于图3所示的神经网络，在搭建神经网络时，可以在每个算子中设置针对该算子的用于生成维度转换指令的函数。在编译过程中，确定神经网络的层数，并生成用于申请第二内存空间的指令，生成每一层算子对应的指令以及每一层的维度转换指令。

编译过程中，根据神经网络的层数申请第二内存空间，如图6所示的左侧表示的内存空间，并确定第二内存空间的基地址以及每一层的输出数据的存储地址的存储位置相对于基地址的偏移量，例如，基地址为Base_addr，第一层的输出数据的存储地址的存储位置相对于基地址的偏移量为0、offset1，第二层的输出数据的存储地址的存储位置相对于基地址的偏移量为offset1、offset2，第三层的输出数据的存储地址的存储位置相对于基地址的偏移量为offset2、offset3，……。可以将每一层的输出数据的存储地址的存储位置相对于基地址的偏移量填入指向数据的指令(例如，该层的下一层的获取输入数据的指令等)中。

编译过程中还需要根据实际的应用场景生成相应的指令，与本公开的地址分配方法联系不紧密的过程本公开不作进一步展开。

运行编译后的指令对输入数据进行处理时，假设输入数据为(H₀，W₀)，仍以上文的示例为例，对于第一层算子，以add_pad算子为例，对输入数据进行维度转换后得到的输出数据Output_op1(Data1)的维度为(H₀+2，W₀+2)，为Data1分配第一内存空间，如图6右侧所示，得到Data1的存储地址Data1_addr，第一层的输出数据的存储地址的存储位置相对于基地址的偏移量为0、offset1，根据此将存储地址Data1_addr存储在对应的位置，如图6所示。

输出数据Output_op1为第二层算子的输入数据，以卷积算子为例，对Output_op1进行维度转换后得到的输出数据Output_op2(Data2)的维度为(H₀，W₀)。为Data2分配第一内存空间，如图6右侧所示，得到Data2的存储地址Data2_addr，第一层的输出数据的存储地址的存储位置相对于基地址的偏移量为offset1、offset2，根据此将存储地址Data2_addr 存储在对应的位置，如图6所示。

这样，在运行过程中，根据指向数据的指令中记录的相对于基地址的偏移量，即可获取每一层的输出数据的存储地址，从而正确的存取数据。

通过在编译时生成神经网络的每一层对应的维度转换指令，针对不同维度的输入数据，不需要每次都根据输入数据的维度对神经网络进行重新编译，只需要进行维度转换，并根据转换后的维度申请内存空间，由此可以在保证输出结果正确性的基础上提高运算性能。

本公开还提供了一种地址分配装置，图7示出根据本公开一实施例的地址分配装置的框图。该装置可以应用于处理器，所述处理器可以为通用处理器，例如，处理器可以为中央处理单元CPU(Central Processing Unit)、图形处理单元GPU(Graphics ProcessingUnit) 等。所述处理器还可以为用于执行人工智能运算的人工智能处理器，人工智能运算可包括机器学习运算，类脑运算等。其中，机器学习运算包括神经网络运算、k-means运算、支持向量机运算等。该人工智能处理器可例如包括NPU(Neural-Network ProcessingUnit，神经网络处理单元)、DSP(Digital Signal Process，数字信号处理单元)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)芯片中的一种或组合。人工智能处理器可以包括多个运算单元，多个运算单元可以并行执行运算。

如图7所示，该装置可以包括：

确定模块71，用于根据输入数据的维度以及神经网络的每一层对应的维度转换指令确定每一层的输出数据的维度；

第一内存分配模块72，用于针对每一层的输出数据，根据该层的输出数据的维度为该层的输出数据分配第一内存空间得到该层的输出数据的存储地址，记录该层的输出数据的存储地址。

图8示出根据本公开一实施例的地址分配装置的框图。在一种可能的实现方式中，如图8所示，所述装置还包括：

第二内存分配模块73，用于根据神经网络的层数分配第二内存空间，所述第二内存空间用于存储神经网络的每一层的输出数据的存储地址；

获取模块74，用于获取第二内存空间的基地址、以及神经网络的每一层的输出数据的存储地址的存储位置相对于所述基地址的偏移量。

在一种可能的实现方式中，所述第一内存分配模块72包括：

记录单元721，用于根据该层的输出数据的存储地址的存储位置相对于所述基地址的偏移量将该层的输出数据的存储地址记录在所述第二内存空间中。

在一种可能的实现方式中，所述确定模块71包括：

维度转换单元711，用于从神经网络的第一层到最后一层，针对神经网络的每一层，根据该层对应的维度转换指令对该层的输入数据进行维度转换以得到该层的输出数据的维度，

在一种可能的实现方式中，所述装置还包括：

指令生成模块75，用于在对神经网络进行编译时，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令。

指令生成模块75，包括：

指令生成单元751，用于针对神经网络的每一层，根据该层的算子生成该层对应的维度转换指令。

图9是根据一示例性实施例示出的一种用于地址分配的装置800的框图。例如，装置 800可以是移动电话，计算机，数字广播终端，消息收发设备，游戏控制台，平板设备，医疗设备，健身设备，个人数字助理等。

参照图9，装置800可以包括以下一个或多个组件：处理组件802，存储器804，电源组件806，多媒体组件808，音频组件810，输入/输出(I/O)的接口812，传感器组件814，以及通信组件816。

处理组件802通常控制装置800的整体操作，诸如与显示，电话呼叫，数据通信，相机操作和记录操作相关联的操作。处理组件802可以包括一个或多个处理器820来执行指令，以完成上述的方法的全部或部分步骤。此外，处理组件802可以包括一个或多个模块，便于处理组件802和其他组件之间的交互。例如，处理组件802可以包括多媒体模块，以方便多媒体组件808和处理组件802之间的交互。

存储器804被配置为存储各种类型的数据以支持在装置800的操作。这些数据的示例包括用于在装置800上操作的任何应用程序或方法的指令，联系人数据，电话簿数据，消息，图片，视频等。存储器804可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。

电源组件806为装置800的各种组件提供电力。电源组件806可以包括电源管理系统，一个或多个电源，及其他与为装置800生成、管理和分配电力相关联的组件。

多媒体组件808包括在所述装置800和用户之间的提供一个输出接口的屏幕。在一些实施例中，屏幕可以包括液晶显示器(LCD)和触摸面板(TP)。如果屏幕包括触摸面板，屏幕可以被实现为触摸屏，以接收来自用户的输入信号。触摸面板包括一个或多个触摸传感器以感测触摸、滑动和触摸面板上的手势。所述触摸传感器可以不仅感测触摸或滑动动作的边界，而且还检测与所述触摸或滑动操作相关的持续时间和压力。在一些实施例中，多媒体组件808包括一个前置摄像头和/或后置摄像头。当装置800处于操作模式，如拍摄模式或视频模式时，前置摄像头和/或后置摄像头可以接收外部的多媒体数据。每个前置摄像头和后置摄像头可以是一个固定的光学透镜系统或具有焦距和光学变焦能力。

音频组件810被配置为输出和/或输入音频信号。例如，音频组件810包括一个麦克风 (MIC)，当装置800处于操作模式，如呼叫模式、记录模式和语音识别模式时，麦克风被配置为接收外部音频信号。所接收的音频信号可以被进一步存储在存储器804或经由通信组件816发送。在一些实施例中，音频组件810还包括一个扬声器，用于输出音频信号。

I/O接口812为处理组件802和外围接口模块之间提供接口，上述外围接口模块可以是键盘，点击轮，按钮等。这些按钮可包括但不限于：主页按钮、音量按钮、启动按钮和锁定按钮。

传感器组件814包括一个或多个传感器，用于为装置800提供各个方面的状态评估。例如，传感器组件814可以检测到装置800的打开/关闭状态，组件的相对定位，例如所述组件为装置800的显示器和小键盘，传感器组件814还可以检测装置800或装置800一个组件的位置改变，用户与装置800接触的存在或不存在，装置800方位或加速/减速和装置800 的温度变化。传感器组件814可以包括接近传感器，被配置用来在没有任何的物理接触时检测附近物体的存在。传感器组件814还可以包括光传感器，如CMOS或CCD图像传感器，用于在成像应用中使用。在一些实施例中，该传感器组件814还可以包括加速度传感器，陀螺仪传感器，磁传感器，压力传感器或温度传感器。

通信组件816被配置为便于装置800和其他设备之间有线或无线方式的通信。装置800 可以接入基于通信标准的无线网络，如WiFi，2G或3G，或它们的组合。在一个示例性实施例中，通信组件816经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。在一个示例性实施例中，所述通信组件816还包括近场通信(NFC)模块，以促进短程通信。例如，在NFC模块可基于射频识别(RFID)技术，红外数据协会(IrDA)技术，超宽带(UWB)技术，蓝牙(BT)技术和其他技术来实现。

在示例性实施例中，装置800可以被一个或多个应用专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、控制器、微控制器、微处理器或其他电子元件实现，用于执行上述方法。

在示例性实施例中，还提供了一种非易失性计算机可读存储介质，例如包括计算机程序指令的存储器804，上述计算机程序指令可由装置800的处理器820执行以完成上述方法。

图10示出根据本公开一实施例的处理器的框图。该处理器可以应用于上述神经网络的编译装置。

参阅图10，该处理器用于执行机器学习计算，该处理器包括：控制器单元141和运算单元142，其中，控制器单元141与运算单元142连接，处理器可以包括多个运算单元142，该多个运算单元142包括：一个主处理电路和多个从处理电路；

控制器单元141，用于获取输入数据以及计算指令。该输入数据可以是经过处理器进行补齐处理后的数据。

在一种可选方案中，一个主处理电路和多个从处理电路可以为树型结构、H型结构或者脉冲阵列机结构，本公开对主处理电路和从处理电路之前的连接方式不作限定。

在一种可选方案中，具体的，获取输入数据以及计算指令方式可以通过数据输入输出单元得到，该数据输入输出单元具体可以为一个或多个数据I/O接口或I/O引脚。

上述计算指令包括但不限于：正向运算指令或反向训练指令，或其他神经网络运算指令等等，例如卷积运算指令，本申请具体实施方式并不限制上述计算指令的具体表现形式。

控制器单元141，还用于解析该计算指令得到多个运算指令，将该多个运算指令以及所述输入数据发送给所述主处理电路；

主处理电路101，用于对所述输入数据执行前序处理以及与所述多个从处理电路之间传输数据以及运算指令；

多个从处理电路102，用于依据从所述主处理电路传输的数据以及运算指令并行执行中间运算得到多个中间结果，并将多个中间结果传输给所述主处理电路；

主处理电路101，用于对所述多个中间结果执行后续处理得到所述计算指令的计算结果。

本申请提供的技术方案将运算单元设置成一主多从结构，对于正向运算的计算指令，其可以将依据正向运算的计算指令将数据进行拆分，这样通过多个从处理电路即能够对计算量较大的部分进行并行运算，从而提高运算速度，节省运算时间，进而降低功耗。

可选的，上述机器学习计算具体可以包括：人工神经网络运算，上述输入数据具体可以包括：输入神经元数据和权值数据。上述计算结果具体可以为：人工神经网络运算的结果即输出神经元数据。

对于神经网络中的运算可以为神经网络中的一层的运算，对于多层神经网络，其实现过程是，在正向运算中，当上一层人工神经网络执行完成之后，下一层的运算指令会将运算单元中计算出的输出神经元作为下一层的输入神经元进行运算(或者是对该输出神经元进行某些操作再作为下一层的输入神经元)，同时，将权值也替换为下一层的权值；在反向运算中，当上一层人工神经网络的反向运算执行完成后，下一层运算指令会将运算单元中计算出的输入神经元梯度作为下一层的输出神经元梯度进行运算(或者是对该输入神经元梯度进行某些操作再作为下一层的输出神经元梯度)，同时将权值替换为下一层的权值。

上述机器学习计算还可以包括支持向量机运算，k-近邻(k-nn)运算，k-均值(k-means) 运算，主成分分析运算等等。为了描述的方便，下面以人工神经网络运算为例来说明机器学习计算的具体方案。

对于人工神经网络运算，如果该人工神经网络运算具有多层运算，多层运算的输入神经元和输出神经元并非是指整个神经网络的输入层中神经元和输出层中神经元，而是对于网络中任意相邻的两层，处于网络正向运算下层中的神经元即为输入神经元，处于网络正向运算上层中的神经元即为输出神经元。以卷积神经网络为例，设一个卷积神经网络有L层，K＝1,2,...,L-1，对于第K层和第K+1层来说，我们将第K层称为输入层，其中的神经元为所述输入神经元，第K+1层称为输出层，其中的神经元为所述输出神经元。即除最顶层外，每一层都可以作为输入层，其下一层为对应的输出层。

可选的，上述处理器还可以包括：该存储单元140和直接内存访问单元50，存储单元 140可以包括：寄存器、缓存中的一个或任意组合，具体的，所述缓存，用于存储所述计算指令；所述寄存器，用于存储所述输入数据和标量；所述缓存为高速暂存缓存。直接内存访问单元50用于从存储单元10读取或存储数据。

可选的，该控制器单元包括：指令存储单元410、指令处理单元411和存储队列单元413；

指令存储单元410，用于存储所述人工神经网络运算关联的计算指令；

所述指令处理单元411，用于对所述计算指令解析得到多个运算指令；

存储队列单元413，用于存储指令队列，该指令队列包括：按该队列的前后顺序待执行的多个运算指令或计算指令。

举例说明，在一个可选的技术方案中，主运算处理电路也可以包括一个控制器单元，该控制器单元可以包括主指令处理单元，具体用于将指令译码成微指令。当然在另一种可选方案中，从运算处理电路也可以包括另一个控制器单元，该另一个控制器单元包括从指令处理单元，具体用于接收并处理微指令。上述微指令可以为指令的下一级指令，该微指令可以通过对指令的拆分或解码后获得，能被进一步解码为各部件、各单元或各处理电路的控制信号。

在一种可选方案中，该计算指令的结构可以如下表所示。

操作码

寄存器或立即数

寄存器/立即数

…

上表中的省略号表示可以包括多个寄存器或立即数。

在另一种可选方案中，该计算指令可以包括：一个或多个操作域以及一个操作码。该计算指令可以包括神经网络运算指令。以神经网络运算指令为例，如表1所示，其中，寄存器号0、寄存器号1、寄存器号2、寄存器号3、寄存器号4可以为操作域。其中，每个寄存器号0、寄存器号1、寄存器号2、寄存器号3、寄存器号4可以是一个或者多个寄存器的号码。

上述寄存器可以为片外存储器，当然在实际应用中，也可以为片内存储器，用于存储数据，该数据具体可以为n维数据，n为大于等于1的整数，例如，n＝1时，为1维数据，即向量，如n＝2时，为2维数据，即矩阵，如n＝3或3以上时，为多维张量。

可选的，该控制器单元还可以包括：

所述依赖关系处理单元412，用于在具有多个运算指令时，确定第一运算指令与所述第一运算指令之前的第零运算指令是否存在关联关系，如所述第一运算指令与所述第零运算指令存在关联关系，则将所述第一运算指令缓存在所述指令存储单元内，在所述第零运算指令执行完毕后，从所述指令存储单元提取所述第一运算指令传输至所述运算单元；

所述确定该第一运算指令与第一运算指令之前的第零运算指令是否存在关联关系包括：

依据所述第一运算指令提取所述第一运算指令中所需数据(例如矩阵)的第一存储地址区间，依据所述第零运算指令提取所述第零运算指令中所需矩阵的第零存储地址区间，如所述第一存储地址区间与所述第零存储地址区间具有重叠的区域，则确定所述第一运算指令与所述第零运算指令具有关联关系，如所述第一存储地址区间与所述第零存储地址区间不具有重叠的区域，则确定所述第一运算指令与所述第零运算指令不具有关联关系。

本公开可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本公开的各个方面的计算机可读程序指令。

计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是――但不限于――电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器 (SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。

这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。

用于执行本公开操作的计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算机可读程序指令，从而实现本公开的各个方面。

这里参照根据本公开实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本公开的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。

这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。

也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。

附图中的流程图和框图显示了根据本公开的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims

1.一种地址分配方法，其特征在于，所述方法包括：

在对神经网络进行编译时，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令；

针对每一层的输出数据，根据该层的输出数据的维度为该层的输出数据分配第一内存空间得到该层的输出数据的存储地址，记录该层的输出数据的存储地址；

所述计算图包括神经网络各层的算子，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令，包括：

针对神经网络的每一层，根据该层的算子生成该层对应的维度转换指令；

根据输入数据的维度以及神经网络的每一层对应的维度转换指令确定每一层的输出数据的维度，包括：

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

3.根据权利要求2所述的方法，其特征在于，记录该层的输出数据的存储地址，包括：

4.根据权利要求1所述的方法，其特征在于，对该层的输入数据进行维度转换包括：对该层的输入数据的H维度和W维度进行维度转换。

5.根据权利要求1所述的方法，其特征在于，所述算子包括用于生成维度转换指令的函数。

6.一种地址分配装置，其特征在于，所述装置包括：

指令生成模块，用于在对神经网络进行编译时，根据神经网络的计算图生成针对神经网络的每一层的维度转换指令；

第一内存分配模块，用于针对每一层的输出数据，根据该层的输出数据的维度为该层的输出数据分配第一内存空间得到该层的输出数据的存储地址，记录该层的输出数据的存储地址；

所述计算图包括神经网络各层的算子，指令生成模块，包括：

指令生成单元，用于针对神经网络的每一层，根据该层的算子生成该层对应的维度转换指令；

所述确定模块包括：

7.根据权利要求6所述的装置，其特征在于，所述装置还包括：

8.根据权利要求7所述的装置，其特征在于，所述第一内存分配模块包括：

9.根据权利要求6所述的装置，其特征在于，对该层的输入数据进行维度转换包括：对该层的输入数据的H维度和W维度进行维度转换。

10.根据权利要求6所述的装置，其特征在于，所述算子包括用于生成维度转换指令的函数。

11.一种地址分配装置，其特征在于，包括：

处理器；

用于存储处理器可执行指令的存储器；

其中，所述处理器被配置为执行指令时实现权利要求1至5中任意一项所述的方法。

12.一种非易失性计算机可读存储介质，其上存储有计算机程序指令，其特征在于，所述计算机程序指令被处理器执行时实现权利要求1至5中任意一项所述的方法。