CN111638993B - 一种存储介质的纠错方法、及其应用的系统及存储系统 - Google Patents

Abstract

本发明公开一种存储介质的纠错方法、及其应用的系统及存储系统。所述存储介质的纠错方法包括：统计出错页的当前比特翻转数目，根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域，判断所述当前比特翻转数目是否在所述预设错误等级域内，若当前比特翻转数目在所述预设错误等级域内，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若当前比特翻转数目不在所述预设错误等级域内，则启用纠错机制。本发明无需一级一级的去调整存储器的纠错电压。

Description

一种存储介质的纠错方法、及其应用的系统及存储系统

技术领域

本发明涉及存储器技术领域，特别是涉及一种存储介质的纠错方法、及其应用的系统及存储系统。

背景技术

数据写入闪存阵列前需要进行编码，数据从闪存阵列读出后需要进行解码。由于闪存本身的物理属性，当从闪存阵列中读取数据时会发生数据比特位翻转现象。当发生翻转的比特位数比较大时，读取的数据会出错，此时会启动纠错模块进行纠错。

传统的纠错操作中，纠错模块会通过逐步调整读电压的策略去重读数据。因此，若数据比特翻转数目比较大时，则需要较大偏差的读电压去纠正，此时使用逐步调整读电压策略就会导致闪存读性能大幅下降，因此迫切需要改进。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储介质的纠错方法、及其应用的系统及存储系统，用于解决现有技术中的通过逐步调整读电压的策略去重读数据，若数据比特翻转数目比较大时，需要较大偏差的读电压去纠正，此时使用逐步调整读电压策略就会导致闪存读性能大幅下降的问题。

为实现上述目的及其他相关目的，本发明提供一种存储介质的纠错方法，所述存储介质的纠错方法包括：

通过比特翻转数目统计模块统计出错页的当前比特翻转数目；

通过比特翻转数目判断模块根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域；

通过比特翻转数目判断模块判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制；

通过等级纠错执行模块判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

在本发明的一实施例中，每一个所述错误等级域与一组成对纠错电压相对应。

在本发明的一实施例中，多个所述错误等级域包括：第一错误等级域、第二错误等级域以及第三错误等级域。

在本发明的一实施例中，所述第一错误等级域与一档成对纠错电压相对应，所述第二错误等级域与二档成对纠错电压相对应，所述第三错误等级域与三档成对纠错电压相对应。

在本发明的一实施例中，所述判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错的步骤包括：

判断所述当前比特翻转数目属于所述第一错误等级域，则启用第一等级纠错；

判断所述当前比特翻转数目属于所述第二错误等级域，则启用第二等级纠错；

判断所述当前比特翻转数目属于所述第三错误等级域，则启用第三等级纠错。

在本发明的一实施例中，所述若当前等级纠错成功，则报告纠错成功，并停止纠错的步骤包括：

所述当前等级纠错为第一等级纠错，且一档成对纠错电压纠错成功，则报告纠错成功，并停止纠错；

所述当前等级纠错为第二等级纠错，且二档成对纠错电压纠错成功，则报告纠错成功，并停止纠错；

所述当前等级纠错为第三等级纠错，且三档成对纠错电压纠错成功，则报告纠错成功，并停止纠错。

在本发明的一实施例中，所述若已启用最高的等级纠错，则报告纠错失败，并停止纠错的步骤包括：

所述当前等级纠错为第三等级纠错，且三档成对纠错电压纠错失败，则报告纠错失败，并停止纠错。

在本发明的一实施例中，所述若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作的步骤包括：

所述当前等级纠错为第一等级纠错，且一档成对纠错电压纠错失败，则启用第二等级纠错，重新执行判断是否纠错失败的操作；

所述当前等级纠错为第二等级纠错，且二档成对纠错电压纠错失败，则启用第三等级纠错，重新执行判断是否纠错失败的操作。

本发明还提供一种存储介质的纠错系统，所述存储介质的纠错系统包括：

比特翻转数目统计模块，用于统计出错页的当前比特翻转数目；

比特翻转数目判断模块，用于根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域；

所述比特翻转数目判断模块，用于判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制；

等级纠错执行模块，用于判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

本发明还提供一种存储系统，所述存储系统包括：

固态硬盘；

主控制器，其与所述固态硬盘相连接，其中，所述主控制器包括：

比特翻转数目统计模块，用于统计出错页的当前比特翻转数目；

比特翻转数目判断模块，用于根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域；

所述比特翻转数目判断模块，用于判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制；

所述等级纠错执行模块，用于判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

如上所述，本发明的一种存储介质的纠错方法、及其应用的系统及存储系统，具有以下有益效果：

本发明的存储介质的纠错方法能够根据出错页的当前比特翻转数目，自动启用对应等级纠错，从而自动找到相对应的预设纠错电压，无需一级一级的去调整存储器的纠错电压，不需要较大偏差的读电压去纠正，不会对影响闪存阵列的闪存读性能。

本发明的存储介质的纠错方法的闪存读性能稳定，实现简单，纠错能力较好。

本发明的存储介质的纠错系统包括比特翻转数目统计模块、比特翻转数目判断模块以及等级纠错执行模块，本发明的存储介质的纠错系统稳定性较好，可靠性较高。

附图说明

图1为本申请实施例提供的一种存储介质的纠错方法的工作流程图。

图2为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S4的工作流程图。

图3为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S8的工作流程图。

图4为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S10的工作流程图。

图5为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S9的工作流程图。

图6为本申请实施例提供的一种存储介质的纠错系统的结构原理框图。

图7为本申请一个实施例提供的一种存储系统的结构原理框图。

图8为本申请实施例提供的NAND型闪速存储器的结构原理框图。

图9为本申请实施例提供的NAND存储芯片的结构原理框图。

图10为本申请实施例提供的存储单元阵列的结构原理框图。

图11为本申请又一个实施例提供的一种存储系统的结构原理框图。

图12为本申请实施例提供的一种存储系统的主控制器的结构原理框图。

图13为本申请实施例提供的一种存储系统的固态硬盘的结构原理框图。

图14为本申请实施例提供的一种存储系统的闪存芯片的结构原理框图。

图15为本申请实施例提供的一种存储系统的擦除块的结构原理框图。

图16为本申请实施例提供的一种存储系统的页的结构原理框图。

图17为本申请实施例提供的一种存储介质的纠错方法的成对纠错电压的波形图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图1、图2、图3、图4、图5，图1为本申请实施例提供的一种存储介质的纠错方法的工作流程图。图2为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S4的工作流程图。图3为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S8的工作流程图。图4为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S10的工作流程图。图5为本申请实施例提供的图1的一种存储介质的纠错方法的步骤S9的工作流程图。本发明提供了一种存储介质的纠错方法，所述存储介质的纠错方法可以应用于存储器技术领域中，所述存储介质为可以用来存储数据的介质，例如，可以但不限于为固态硬盘、闪存阵列、存储器等装置。当从闪存阵列中读取数据时，会发生数据比特位翻转的现象，即生成比特翻转数目，当所述比特翻转数目较大时就需要进行纠错。所述存储介质的纠错方法包括：

如图1所示，步骤S1、通过比特翻转数目统计模块10统计出错页的当前比特翻转数目。具体的，所述比特翻转数目统计模块10设置于主控芯片或主控制器中。

如图1所示，步骤S2、通过比特翻转数目判断模块20根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域。具体的，所述预设错误等级域可以但不限于为三种错误等级域，从而判断出错页的当前比特翻转数目是否在预设的三种错误等级域内。所述预设错误等级域可以但不限于分为三个等级，分别为第一错误等级域、第二错误等级域以及第三错误等级域，也可以根据具体需要来设置多个错误等级域。每个错误等级域表示的是比特翻转数目的范围，例如：所述第一错误等级域可以但不限于为110-130的比特翻转区间，第二错误等级域可以但不限于为130-150的比特翻转区间，第三错误等级域可以但不限于为150以上的比特翻转区间，同理，与每一个错误等级域所对应的比特翻转区间可以根据具体的需要来进行设置。

如图1所示，步骤S3、通过比特翻转数目判断模块20判断所述当前比特翻转数目是否在所述预设错误等级域内，若所述当前比特翻转数目在所述预设错误等级域内，则执行步骤S4操作，若所述当前比特翻转数目不在所述预设错误等级域内，则执行步骤S5操作。例如，所述当前比特翻转数目在所述第一错误等级域、第二错误等级域、第三错误等级域中的任意一个错误等级域内，则执行步骤S4操作，所述当前比特翻转数目不在所述第一错误等级域、第二错误等级域、第三错误等级域中的任意一个错误等级域内，则执行步骤S5操作。

如图1、图2所示，步骤S4、判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错。具体的，步骤S4包括：步骤S41、判断所述当前比特翻转数目属于所述第一错误等级域，则启用第一等级纠错。例如，当所述当前比特翻转数目落入110-130的比特翻转区间内，则启用第一等级纠错。步骤S42、判断所述当前比特翻转数目属于所述第二错误等级域，则启用第二等级纠错。例如，当所述当前比特翻转数目落入130-150的比特翻转区间内，则启用第二等级纠错。步骤S43、判断所述当前比特翻转数目属于所述第三错误等级域，则启用第三等级纠错。例如，当所述当前比特翻转数目在150以上的比特翻转区间内，则启用第三等级纠错。所述第三等级纠错为最高等级的纠错措施。每一个所述错误等级域与一组成对纠错电压相对应。所述第一错误等级域与一档成对纠错电压相对应，所述第二错误等级域与二档成对纠错电压相对应，所述第三错误等级域与三档成对纠错电压相对应。可以看出，第一等级纠错为一档成对纠错电压，第二等级纠错为二档成对纠错电压，第三等级纠错为三档成对纠错电压。成对纠错电压是基于出错页的基准电压设计的预设电压，其中，大于基准电压的电压称为右电压，小于基准电压的电压称为左电压。其中，一档右电压小于二档右电压，二档右电压小于三档电压，一档左电压大于二档左电压，二档左电压大于三档左电压。

如图1所示，步骤S5、则启用纠错机制。具体的，所述纠错机制包括read retry(重复读取)纠错机制和hard ldpc(低密奇偶校验码)纠错机制，即为通过硬件解码器解码。

如图1所示，步骤S6、通过等级纠错执行模块30判断当前等级纠错是否成功，若当前等级纠错失败，则执行步骤S7操作，若当前等级纠错成功，则执行步骤S8操作。例如，所述当前等级纠错可以为第一等级纠错、第二等级纠错、第三等级纠错中的一种。

如图1所示，步骤S7、判断是否已启用最高的等级纠错，若未启用最高的等级纠错，则执行步骤S9操作，然后重新执行步骤S6操作，若已启用最高的等级纠错，则执行步骤S10操作。例如，若所述当前等级纠错为第一等级纠错或第二等级纠错，则未启用最高的等级纠错，执行步骤S9操作，若所述当前等级纠错为第三等级纠错，则启用了最高的等级纠错，执行步骤S10操作。

如图1、图3所示，步骤S8、报告纠错成功，并停止纠错。例如，启用第一等级纠错、第二等级纠错、第三等级纠错中的一种纠错成功之后，则报告纠错成功，即为输出success(成功)标识符，并停止纠错，即为退出整个纠错流程。步骤S8可以但不限于包括三种情况：步骤S81、所述当前等级纠错为第一等级纠错，且一档成对纠错电压纠错成功，则报告纠错成功，并停止纠错。步骤S82、所述当前等级纠错为第二等级纠错，且二档成对纠错电压纠错成功，则报告纠错成功，并停止纠错。步骤S83、所述当前等级纠错为第三等级纠错，且三档成对纠错电压纠错成功，则报告纠错成功，并停止纠错。

如图1、图5所示，步骤S9、提高等级纠错。步骤S9可以但不限于包括两种情况：步骤S91、所述当前等级纠错为第一等级纠错，且一档成对纠错电压纠错失败，则启用第二等级纠错，重新执行判断是否纠错失败的操作，即为步骤S6操作。步骤S92、所述当前等级纠错为第二等级纠错，且二档成对纠错电压纠错失败，则启用第三等级纠错，重新执行判断是否纠错失败的操作，即为步骤S6操作。

如图1、图4所示，步骤S10、报告纠错失败，并停止纠错。所述报告纠错失败即为输出failed(失败)或error(错误)标识符，并退出整个纠错流程。步骤S10可以但不限于包括一种情况：所述当前等级纠错为第三等级纠错，且三档成对纠错电压纠错失败，则报告纠错失败，并停止纠错。

请参阅图6，图6为本申请实施例提供的一种存储介质的纠错系统的结构原理框图。与本发明的一种存储介质的纠错方法原理相似的是，本发明提供了一种存储介质的纠错系统，所述存储介质的纠错方法包括但不限于比特翻转数目统计模块10、比特翻转数目判断模块20以及等级纠错执行模块30。本发明的存储介质的纠错系统可以应用于存储器技术领域中，所述比特翻转数目统计模块10、比特翻转数目判断模块20以及等级纠错执行模块30通常是设置于主控芯片或者主控制器中，且与CPU(中央处理器)、SRAM(静态随机存取存储器)等构成主控芯片。通过所述主控芯片或者主控制器中的各个模块来对闪存阵列进行纠错，闪存(Flash Memory)是一种存储介质，多个闪存颗粒可以组成存储阵列，实现大容量存储。所述比特翻转数目统计模块10用于统计出错页的当前比特翻转数目。所述比特翻转数目判断模块20用于根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域。所述比特翻转数目判断模块20用于判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制。所述等级纠错执行模块30用于判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

请参阅图7，图7为本申请一个实施例提供的一种存储系统的结构原理框图。所述存储系统包括非易失性半导体存储装置。非易失性半导体存储装置是即使切断电源也不会丢失数据的非易失性存储器(非暂时的存储器)，本实施例中，作为非易失性半导体存储装置，举例说明NAND型闪速存储器51。另外，作为存储系统，举例说明具备NAND型闪速存储器的固态硬盘设备(Solid State Drive，SSD)。

如图7所示，固态硬盘1经由接口41及第一电源线42与主机装置40(例如：信息处理装置)连接。主机装置40例如由个人计算机、CPU核或者与网络连接的服务器等构成。主机装置40对固态硬盘1执行数据存取控制，例如，通过向固态硬盘1发送写入请求、读出请求及删除请求，对固态硬盘1执行数据的写入、读出及删除。

如图7所示，固态硬盘1具备主控制器2、NAND型闪速存储器51、接口控制器(接口部)43及电源供给部45。主控制器2、接口控制器43及NAND型闪速存储器51通过总线48相互连接。

如图7所示，电源供给部45通过第一电源线42与主机装置40连接，接受从主机装置40供给的外部电源。电源供给部45和NAND型闪速存储器51通过第二电源线46连接，电源供给部45和主控制器2通过第三电源线47连接，电源供给部45和接口控制器43通过第四电源线44连接。电源供给部45对外部电源进行升压及降压，生成各种电压，向主控制器2、NAND型闪速存储器51及接口控制器43供给各种电压。

如图7所示，接口控制器43通过接口41与主机装置40连接。接口控制器43执行与主机装置40的接口处理。作为接口41，可以采用SATA(SerialAdvancedTechnologyAttachment：串行高级技术附件)、PCI Express(Peripheral ComponentInterconnect Express：高速外设部件互连)、SAS(Serial Attached SCSI：串行连接SCSI)、USB(Universal Serial Bus：通用串行总线)等。在一实施例中，作为接口41，以采用SATA场合的例子进行说明。

如图7所示，NAND型闪速存储器51非易失地存储数据。在NAND型闪速存储器51的物理地址空间，确保存储固件(Firmware，FW)的FW区域52、存储管理信息的管理信息区域53、存储用户数据的用户区域56、存储例如测试步骤时的各种日志的筛选日志区域55。

如图7所示，所述主控制器2控制固态硬盘1的各种工作。所述主控制器2可以通过执行在NAND型闪速存储器51的FW区域52存储的固件的处理器和各种硬件电路等来实现其功能，执行针对来自主机装置40的写请求、缓存刷新请求、读请求等的各种指令的主机装置40、NAND型闪速存储器51间的数据转送控制、在RAM49及NAND型闪速存储器51存储的各种管理表的更新、管理、筛选处理等。所述主控制器2从第一电源线42接受电源后，从FW区域52读出固件，然后，根据读出固件进行处理。主控制器2具备作为缓存区及操作区的RAM49和ECC(Error Checking and Correcting：错误检测和校正)电路50。

如图7所示，所述RAM49由DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)、SRAM(Static RandomAccess Memory：静态随机存取存储器)等的易失性RAM，或MRAM(Magnetoresistive Random Access Memory：磁阻随机存取存储器)、FeRAM(Ferroelectric RandomAccess Memory：铁电随机存取存储器)、ReRAM(ResistanceRandom Access Memory：电阻随机存取存储器)、PRAM(Phase-change RandomAccessMemory：相变随机存取存储器)等的非易失性RAM构成。

如图7所示，ECC电路50在数据写入时，对写入数据生成纠错码，将该纠错码附加到写入数据，发送到NAND型闪速存储器51。另外，ECC电路50在数据读出时，对读出数据，采用读出数据所包含的纠错码进行检错(错误位检测)及纠错。ECC电路50的ECC编码、ECC解密采用例如Bose-Chaudhuri-Hocquenghem(BCH)码、Reed-Solomon(RS)码、Low-DensityParity-Check(LDPC)码。ECC电路50也可以是采用Cyclic Redundancy Check(CRC)码进行检错的CRC电路。

请参阅图8、图9，图8为本申请实施例提供的NAND型闪速存储器的结构原理框图。图9为本申请实施例提供的NAND存储芯片的结构原理框图。所述NAND型闪速存储器51具备一个以上的NAND存储芯片511。

如图9所示，存储单元阵列502由可电改写数据的存储单元矩阵状配置而成。在存储单元阵列502配设了多个位线、多个字线及共用源极线。在位线和字线的交差区域，配置存储单元。

如图9所示，作为行解码器的字线控制电路505与多个字线连接，在数据的读出、写入及删除时，进行字线的选择及驱动。位线控制电路503与多个位线连接，在数据的读出、写入及删除时，控制位线的电压。另外，位线控制电路503在数据读出时检知位线的数据，在数据写入时向位线施加与写入数据相应的电压。列解码器504根据地址，生成用于选择位线的列选择信号，向位线控制电路503发送该列选择信号。

如图9所示，从存储单元阵列502读出的读出数据经由位线控制电路503、数据输入输出缓冲器509从数据输入输出端子508向外部输出。另外，从外部向数据输入输出端子508输入的写入数据经由数据输入输出缓冲器509，向位线控制电路503输入。

如图9所示，存储单元阵列502、位线控制电路503、列解码器504、数据输入输出缓冲器509及字线控制电路505与控制电路506连接。控制电路506根据从外部向控制信号输入端子507输入的控制信号，生成用于控制存储单元阵列502、位线控制电路503、列解码器504、数据输入输出缓冲器509及字线控制电路505的控制信号及控制电压。NAND存储芯片511中，与存储单元阵列502以外的部分一起称为存储单元阵列控制部(NAND控制器)501。

请参阅图10，图10为本申请实施例提供的存储单元阵列的结构原理框图。所述存储单元阵列502具备一个或多个平面(plane)(或District)。图10中的存储单元阵列502例如具备2个平面(平面0及平面1)的情况。各平面具备多个块(BLOCK)，各块(BLOCK)由多个存储单元构成，以该块(BLOCK)为单位，删除数据。

请参阅图11，图11为本申请又一个实施例提供的一种存储系统的结构原理框图。本发明还提供一种存储系统，所述存储系统包括但不限于固态硬盘1、主控制器2，所述所述主控制器2包括上述的比特翻转数目统计模块10、比特翻转数目判断模块20以及等级纠错执行模块30，其中，所述比特翻转数目统计模块10用于统计出错页的当前比特翻转数目。所述比特翻转数目判断模块20用于根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域，所述比特翻转数目判断模块20用于判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制。所述等级纠错执行模块30用于判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。所述存储系统包括至少一个主控制器2和多个固态硬盘1。主控制器2通过存储区域网络(storage area network，SAN)与主机(图中未示出)连接。主控制器2可以是一种计算设备，如服务器、台式计算机等等。在主控制器2上安装有操作系统以及应用程序。主控制器2可以接收来自主机的输入输出(I/O)请求。主控制器2还可以存储I/O请求中携带的数据(如果有的话)，并且将该数据写入固态硬盘1中。固态硬盘(Solid State Disk，SSD)是以闪存(flash memory)芯片为介质的存储器，又名固态驱动器(Solid State Drive，SSD)。

图11仅是示例性说明，在实际应用中存储系统可包含两个或两个以上主控制器，每个主控制器的物理结构和功能与所述主控制器2类似，并且本实施例并不限定主控制器之间，以及任意一个主控制器与固态硬盘1之间的连接方式。只要各个主控制器之间，以及各个主控制器和固态硬盘1之间能够相互通信。

请参阅图12，图12为本申请实施例提供的一种存储系统的主控制器的结构原理框图。所述主控制器2包括第一接口卡21、处理器23和第二接口卡24。第一接口卡21用于和主机通信，主控制器2可以通过第一接口卡21接收主机的操作指令。处理器23可能是一个中央处理器(central processing unit，CPU)。在本发明实施例中，处理器23可以用于接收来自主机的I/O请求、处理所述I/O请求。所述I/O请求可以是写数据请求或者读数据请求，处理器23还可以将写数据请求中的数据发送给固态硬盘1。此外，处理器23还可以用于执行系统垃圾回收操作。第二接口卡24用于和固态硬盘1通信，主控制器2可以通过第二接口卡24将写数据请求(包括数据以及所述数据的生命周期级别)发送给固态硬盘1存储。

如图12所示，所述主控制器2还可以包括存储器22。存储器22用于临时存储从主机接收的数据或从固态硬盘1读取的数据。主控制器2接收主机发送的多个写数据请求时，可以将所述多个写数据请求中的数据暂时保存在存储器22中。当存储器22的容量达到一定阈值时，将存储器22存储的数据以及为所述数据分配的逻辑地址发送给固态硬盘1。固态硬盘1存储所述数据。存储器22包括易失性存储器，闪存芯片或其组合。易失性存储器例如为随机访问存储器(random-access memory，RAM)。闪存芯片例如软盘、硬盘、固态硬盘(solidstate disk，SSD)、光盘等各种可以存储程序代码的机器可读介质。存储器22具有保电功能，保电功能是指系统发生掉电又重新上电时，存储器22中存储的数据也不会丢失。

如图12所示，所述主控制器2负责对数据的生命周期进行识别，并且把不同生命周期的数据划分为若干等级。本实施例中数据的生命周期和该数据的修改频率有关，修改频率越高的数据生命周期越短，修改频率越低的数据生命周期越长。例如日志写入量大但很快会被删除(在固态硬盘中的保存时间可能只有几分钟)，这类数据被划分为第一等级的生命周期。元数据相对于日志来说，它在固态硬盘中的保存时间略长，可以被划分为第二等级的生命周期。而业务数据中的热数据可以被划分为第三等级的生命周期，业务数据中的冷数据可以被划分为第四等级的生命周期。当然，本发明实施例并不限定生命周期级别的数量，可以只包含两个等级的生命周期，也可以包含三个或三个以上等级的生命周期。具体的，主控制器2可以预先设置一个或多个生命周期阈值，将数据的生命周期与生命周期阈值进行比较从而确定该数据所属的生命周期级别。举例来说，预先设置第一生命周期阈值、第二生命周期阈值和第三生命周期阈值，其中第二生命周期阈值高于第一生命周期阈值，第三生命周期阈值高于第二生命周期阈值。当数据的生命周期等于或低于第一生命周期阈值时，它属于第一等级的生命周期，当数据的生命周期位于第一生命周期阈值与第二生命周期阈值之间时，该数据属于第二等级的生命周期，当数据的生命周期位于第二生命周期阈值和第三生命周期阈值之间时，该数据属于第三等级的生命周期，当数据的生命周期高于第三生命周期阈值时，该数据属于第四等级的生命周期。

如图12所示，所述主控制器2在识别出数据的生命周期级别之后，将所述识别出的生命周期级别以参数的形式携带在NVMe协议中传递给固态硬盘1，以便固态硬盘1根据生命周期的参数判断生命周期级别，并且为不同生命周期级别的数据分配不同的数据存储模式的擦除块。

如图12所示，需要说明的是，所述主控制器2属于系统控制器，系统控制器是独立的设备，不同于固态硬盘中的控制芯片。本实施例将固态硬盘的控制芯片称为闪存控制器。

请参阅图13、图14、图15、图16，图13为本申请实施例提供的一种存储系统的固态硬盘的结构原理框图。图14为本申请实施例提供的一种存储系统的闪存芯片的结构原理框图。图15为本申请实施例提供的一种存储系统的擦除块的结构原理框图。图16为本申请实施例提供的一种存储系统的页的结构原理框图。所述固态硬盘1包括闪存控制器11和多个闪存芯片12。其中，闪存控制器11用于执行主控制器2发送的写数据请求或者读数据请求等操作。

如图13所示，所述闪存控制器11中包含闪存翻译层(flash translation layer，FTL)。闪存翻译层用于保存有数据的逻辑地址与实际地址之间的对应关系。因此，闪存翻译层用于将系统控制器发送的写数据请求或者读数据请求中的逻辑地址转化为固态硬盘中数据的实际地址。数据的逻辑地址是由系统控制器分配的，一个段的逻辑地址区间的子集。数据的逻辑地址包括起始逻辑地址和长度，起始逻辑地址指示所述数据位于的所述段的位置，长度代表所述数据的大小。数据的实际地址可以是固态硬盘中该数据的物理地址，也可以是在所述物理地址的基础上经过虚拟化，只对闪存控制器可见的地址。该经过虚拟化的实际地址对系统控制器不可见。

如图13、图14所示，所述固态硬盘1通常包括一个或多个闪存芯片12。每个闪存芯片12包括若干个擦除块121，擦除块121也可以称为物理块或闪存块。所述固态硬盘1在读取或写入时是以一个页(page)为基础的，但擦除操作只能以一个擦除块121为基础，擦除操作是指将这个块的所有位都设置为“1”。在擦除之前，闪存控制器需要先将这个擦除块121中的有效数据复制到另一个块的空白页中去。擦除块121中的有效数据是指该块中保存的没有被修改过的数据，这部分数据可能会被读取。擦除块121中的无效数据是指该块中保存的已经被修改过的数据，这部分数据不可能会被读取。

如图15所示，每个擦除块121包含多个页1211(page)。固态硬盘1在执行写数据请求时，是以页1211为单位来写数据的。举例来说，主控制器2向闪存控制器11发送一个写数据请求。所述写数据请求包括数据的逻辑地址。闪存控制器11在接收所述写数据请求之后，按照接收的时间顺序将所述数据连续写入一个或多个擦除块121中。连续写入一个或多个擦除块121是指，闪存控制器11查找一个空白的擦除块121，将数据写入所述空白的擦除块121，直至将所述空白的擦除块121填满，当所述数据的大小超过擦除块121的容量时，闪存控制器11再查找下一个空白的擦除块121，继续写入。闪存翻译层建立并保存所述逻辑地址与写入所述数据的页1211的实际地址之间的对应关系。当主控制器2向闪存控制器11发送读数据请求，要求读取所述数据时，所述读数据请求中包括所述逻辑地址。闪存控制器11根据所述逻辑地址，以及所述逻辑地址与实际地址之间的对应关系读取所述数据，并将该数据发送给主控制器2。

如图16所示，存储单元12111(cell)是页1211的最小操作单元，一个存储单元12111对应一个浮栅晶体管，它可以存储1比特(bit)或多比特的数据，这取决于闪存的类型。一个页1211上的存储单元12111共享一根字符线。存储单元12111包括控制栅极和浮置栅极，浮置栅极是真正存储数据的单元。数据在存储单元12111中是以电荷(electricalcharge)形式存储的。存储电荷的多少取决于控制栅极所被施加的电压，其控制了向浮置栅极中冲入电荷还是使其释放电荷。而数据的表示，以所存储的电荷的电压是否超过一个特定的阈值来表示。往浮置栅极中写入数据就是对控制栅极施加电压，使得浮置栅极中存储的电荷够多，超过阈值，就表示0。对闪存进行擦除操作就是对浮置栅极放电，使得浮置栅极中存储的电荷低于阈值，就表示1。

如图16所示，每个存储单元12111中存储一个比特数据的闪存类型称之为单层单元(Single-level cell，SLC)，单层单元的浮置栅极有一个电压阈值，因此具有0和1两种状态，可以存储一个比特的数据。单层单元闪存具有高写入速度、低功耗、更长电池耐久的优点，因此具有更快的传输速度和更长使用寿命。多层单元(Multi-level cell，MLC)是使用多个电压阈值的存储单元12111，从而允许相同数量的晶体管存储更多比特。在单层单元技术中，每个存储单元12111只能处于两种状态中的一种，而MLC在每个存储单元12111中存储四个可能的状态(MLC具有00、01、10、11四种状态)，因此可以用每个存储单元12111存储两个比特。相对于SLC来说，MLC的误码率更高，使用寿命更短，但成本更低。一些固态硬盘使用MLC闪存中的部分晶粒模拟为单比特的SLC闪存，从而提供更高的写入速度。另外，每个单元存储三比特的闪存被称为三层单元(Triple-level cell，TLC)，TLC具有8种状态。MLC的缺点在TLC上同样存在并更为突出，但TLC也受益于更高的存储密度和更低的成本。另外，闪存类型还有四层单元(Quad-level cell，QLC)以及其他多层单元，本发明实施例并不对闪存类型进行限定。

如图14所示，为了弥补TLC在写性能和使用寿命上面的缺陷，本实施例采用SLC和TLC双模式的存储架构。本实施例将设置为SLC模式的擦除块称为第一擦除块集合，将TLC模式的擦除块称为第二擦除块集合。一般来说，第一擦除块集合所包含的擦除块的数量多于第二擦除块集合所包含的擦除块。

如图16所示，另外，本实施例还支持包含两种或两种以上闪存类型的固态硬盘。例如，在本实施例所提供的固态硬盘中可以包含设置为MLC以及TLC两种类型的存储单元12111，也可以包含设置为MLC以及QLC两种类型的存储单元12111，也可以包含设置为QLC以及TLC两种类型的存储单元12111，还可以包含设置为MLC、TLC以及QLC三种类型的存储单元12111，或者其他组合。

请参阅图17，图17为本申请实施例提供的一种存储介质的纠错方法的成对纠错电压的波形图。所述基准电压为中间的实线。“……”虚线表示第一等级纠错，即一档成对纠错电压，基准电压的左侧为一档左电压，右侧为一档右电压。“--”虚线表示第二等级纠错，即二档成对纠错电压，基准电压的左侧为二档左电压，右侧为二档右电压。“··-”虚线表示第三等级纠错，即三档成对纠错电压，基准电压的左侧为三档左电压，右侧为三档右电压。

综上所述，本发明的存储介质的纠错方法能够根据出错页的当前比特翻转数目，自动启用对应等级纠错，从而自动找到相对应的预设纠错电压，无需一级一级的去调整存储器的纠错电压，不需要较大偏差的读电压去纠正，不会对影响闪存阵列的闪存读性能。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种存储介质的纠错方法，其特征在于，所述存储介质的纠错方法包括：

通过比特翻转数目统计模块统计出错页的当前比特翻转数目；

通过比特翻转数目判断模块根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域；多个所述错误等级域包括：第一错误等级域、第二错误等级域以及第三错误等级域；每一个所述错误等级域与一组成对纠错电压相对应；通过比特翻转数目判断模块判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制；

通过等级纠错执行模块判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

2.根据权利要求1所述的一种存储介质的纠错方法，其特征在于：所述第一错误等级域与一档成对纠错电压相对应，所述第二错误等级域与二档成对纠错电压相对应，所述第三错误等级域与三档成对纠错电压相对应。

3.根据权利要求1或2所述的一种存储介质的纠错方法，其特征在于，所述判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错的步骤包括：

判断所述当前比特翻转数目属于所述第一错误等级域，则启用第一等级纠错；

判断所述当前比特翻转数目属于所述第二错误等级域，则启用第二等级纠错；

判断所述当前比特翻转数目属于所述第三错误等级域，则启用第三等级纠错。

4.根据权利要求2所述的一种存储介质的纠错方法，其特征在于，所述若当前等级纠错成功，则报告纠错成功，并停止纠错的步骤包括：

所述当前等级纠错为第一等级纠错，且一档成对纠错电压纠错成功，则报告纠错成功，并停止纠错；

所述当前等级纠错为第二等级纠错，且二档成对纠错电压纠错成功，则报告纠错成功，并停止纠错；

所述当前等级纠错为第三等级纠错，且三档成对纠错电压纠错成功，则报告纠错成功，并停止纠错。

5.根据权利要求2所述的一种存储介质的纠错方法，其特征在于，所述若已启用最高的等级纠错，则报告纠错失败，并停止纠错的步骤包括：

所述当前等级纠错为第三等级纠错，且三档成对纠错电压纠错失败，则报告纠错失败，并停止纠错。

6.根据权利要求2所述的一种存储介质的纠错方法，其特征在于，所述若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作的步骤包括：

所述当前等级纠错为第一等级纠错，且一档成对纠错电压纠错失败，则启用第二等级纠错，重新执行判断是否纠错失败的操作；

所述当前等级纠错为第二等级纠错，且二档成对纠错电压纠错失败，则启用第三等级纠错，重新执行判断是否纠错失败的操作。

7.一种存储介质的纠错系统，其特征在于，所述存储介质的纠错系统包括：

比特翻转数目统计模块，用于统计出错页的当前比特翻转数目；

比特翻转数目判断模块，用于根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域；多个所述错误等级域包括：第一错误等级域、第二错误等级域以及第三错误等级域；每一个所述错误等级域与一组成对纠错电压相对应；

所述比特翻转数目判断模块，用于判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制；

等级纠错执行模块，用于判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

8.一种存储系统，其特征在于，所述存储系统包括：

固态硬盘；

主控制器，其与所述固态硬盘相连接，其中，所述主控制器包括：

比特翻转数目统计模块，用于统计出错页的当前比特翻转数目；

比特翻转数目判断模块，用于根据比特翻转数目范围，预先设置多个错误等级域，以生成预设错误等级域；多个所述错误等级域包括：第一错误等级域、第二错误等级域以及第三错误等级域；每一个所述错误等级域与一组成对纠错电压相对应；

所述比特翻转数目判断模块，用于判断所述当前比特翻转数目是否在所述预设错误等级域内，若是，则判断所述当前比特翻转数目属于哪一个错误等级域，以启用对应的等级纠错；若否，则启用纠错机制；

等级纠错执行模块，用于判断当前等级纠错是否成功，若当前等级纠错成功，则报告纠错成功，并停止纠错；若当前等级纠错失败，则判断是否已启用最高的等级纠错；若已启用最高的等级纠错，则报告纠错失败，并停止纠错；若未启用最高的等级纠错，则提高等级纠错，以重新执行判断是否纠错失败的操作。

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