CN111615730B - 用于存储器决策反馈均衡器的电压校正计算 - Google Patents

Abstract

一种装置包含：第一端子，其经配置以接收参考电压；第二端子，其经配置以接收经加权分接头值；本地产生器电路，其经配置以基于所述参考电压及所述经加权分接头值而形成不带正负号电压校正值群组；及正负号配置电路，其经配置以从所述本地产生器电路接收所述不带正负号电压校正值群组且将极性指派给所述不带正负号电压校正值群组中的每一相应不带正负号电压校正值，从而依据所述不带正负号电压校正值群组形成校正信号。所述装置还包含经配置以将所述校正信号发射到处理电路的第一输入的输出，其中所述处理电路经配置以至少基于控制信号而使用所述校正信号来抵消来自数据流的对失真位的符号间干扰。

Description

用于存储器决策反馈均衡器的电压校正计算

技术领域

本发明的实施例一般来说涉及半导体存储器装置的领域。更具体来说，本发明的实施例涉及使用半导体存储器装置的决策反馈均衡器(DFE)电路来校正所发射信号中的失真。

背景技术

存储器装置的操作速率(包含存储器装置的数据速率)随时间在不断增加。作为存储器装置的速度增加的副作用，归因于失真的数据误差可增加。举例来说，可发生所发射数据之间的符号间干扰，先前所接收数据借此影响当前所接收数据(例如，先前所接收数据影响且干扰随后所接收数据)。用以校正此干扰的一种方式是通过使用决策反馈均衡器(DFE)电路，所述决策反馈均衡器(DFE)电路可经编程以抵消(即，取消、缓解或抵消)信道对所发射数据的效应。

另外，校正所发射信号中的失真仍然是重要的。然而，常规失真校正技术不可充分地校正信号的失真。由常规失真校正技术的缓慢过程产生的误差导致最终数据的额外失真，因此降低在存储器装置内发射的数据的可靠性。

发明内容

描述了一种半导体存储器装置。在一些示例中，所述半导体存储器装置包括：第一端子，其经配置以接收参考电压；第二端子，其经配置以接收经加权分接头值；本地产生器电路，其经配置以基于所述参考电压及所述经加权分接头值而形成不带正负号电压校正值群组；正负号配置电路，其经配置以：从所述本地产生器电路接收所述不带正负号电压校正值群组；且将极性指派给所述不带正负号电压校正值群组中的每一相应不带正负号电压校正值，从而依据所述不带正负号电压校正值群组形成校正信号；及输出，其经配置以将所述校正信号发射到处理电路的第一输入，其中所述处理电路经配置以至少部分地基于控制信号而使用所述校正信号来抵消来自数据流的对失真位的符号间干扰。

描述了一种半导体存储器装置。在一些示例中，所述半导体存储器装置包括：第一组合电路，其包括：第一输入，其经配置以接收参考信号，其中所述参考信号经配置以表示将在抵消来自数据流的对失真位的符号间干扰时使用的最小值；第二输入，其经配置以接收第一不带正负号经加权分接头信号，其中所述第一不带正负号经加权分接头信号经配置以表示用以与所述参考信号组合以抵消来自所述数据流的由第一先前位对所述失真位的所述符号间干扰的第一抵消值；及第一输出，其经配置以基于所述参考信号及所述第一不带正负号经加权分接头信号而发射多个不带正负号位失真校正值；及第二组合电路，其包括：第三输入，其经配置以接收所述多个不带正负号位失真校正值；第四输入，其经配置以接收选择信号，其中所述选择信号经配置以从所述多个不带正负号位失真校正值选择所述多个不带正负号位失真校正值的子集；及第二输出，其经配置以发射所述多个不带正负号位失真校正值的所述子集。

描述了一种用于校正所发射信号中的失真的方法。在一些示例中，所述方法包括：基于经加权分接头的特定电压权重的绝对值而产生多个电压值；产生多个失真校正因子，其中所述多个失真校正因子中的每一失真校正因子包括所述多个电压值中的相应电压值及从正负号配置电路为所述相应电压值所指派的一极性；经由选择电路选择所述多个失真校正因子中基于位流的经设定数目个先前所接收位的特定位序列而确定的失真校正因子；将所述失真校正因子发射到锁存元件；将失真位发射到所述锁存元件；及经由所述锁存元件至少部分地基于所述失真校正因子及所述失真位而产生所述失真位的经修改值。

描述了一种半导体存储器装置。在一些示例中，所述半导体存储器装置包括：第一本地产生器电路，其经配置以基于参考电压及多个经加权分接头输入而形成第一不带正负号电压校正值群组；及正负号配置电路，其经配置以：从所述第一本地产生器电路接收所述第一不带正负号电压校正值群组；且使用所述第一不带正负号电压校正值群组产生多个校正信号，其中所述多个校正信号是经选择以抵消对因一或多个先前所发射位失真的位的符号间干扰的带正负号信号。

描述了一种半导体存储器装置。在一些示例中，所述半导体存储器装置包括：电压校正信号产生器，其经配置以产生第一校正电压子集及第二校正电压的第二子集，其中所述电压校正信号产生器包括：第一本地产生器，其经配置以产生对应于第一二进制状态框架的第一校正电压；第二本地产生器，其经配置以产生对应于第二二进制状态框架的第二校正电压；及正负号配置装置，其经配置以：接收所述第一校正电压及所述第二校正电压；对包括所述第一校正电压及所述第二校正电压的多个校正电压执行极性指派操作以产生带正负号第一校正电压及带正负号第二校正电压；产生包括所述带正负号第一校正电压的所述第一校正电压子集；且产生包括所述带正负号第二校正电压的所述第二校正电压子集。

描述了一种用于校正所发射信号中的失真的方法。在一些示例中，所述方法包括：从多个本地产生器接收多个校正电压；至少部分地基于所述多个校正电压而产生第一校正电压子集，其中所述第一校正电压子集是响应于假设第一位包括逻辑高值而产生；及至少部分地通过将来自所述第一校正电压子集的校正电压施加到第一组合电路而抵消预期变更第二位的符号间干扰，其中所述第二位是在所述第一位之后发射。

附图说明

可在阅读以下详细说明之后且在参考图式之后更好地理解本发明的各种方面，在所述图式中：

图1是图解说明根据本发明的实施例的存储器装置的某些特征的简化框图；

图2图解说明根据本发明的实施例的图1的I/O接口的数据收发器的框图；

图3图解说明根据本发明的实施例的图2的数据收发器的实施例的框图；

图4图解说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

图5图解说明根据本发明的实施例的失真校正电路的框图；

图6图解说明根据本发明的实施例的决策反馈均衡器(DFE)的一部分的电路图；

图7图解说明根据本发明的实施例的失真校正电路的第二实施例；

图8图解说明根据本发明的实施例的图7的DFE的一部分的电路图；

图9图解说明根据本发明的实施例的失真校正电路的第三实施例；

图10图解说明根据本发明的实施例的图9的均衡器的电路图；

图11图解说明根据本发明的实施例的可经传递的位流的图式；

图12图解说明根据本发明的实施例的失真校正电路的第四实施例；

图13图解说明根据本发明的实施例的图12的均衡器的电路图；

图14图解说明根据本发明的实施例的失真校正电路的第五实施例；

图15图解说明根据本发明的实施例的失真校正电路的第六实施例；

图16图解说明根据本发明的实施例的用于使用经加权分接头绝对值及正负号配置产生图15的电压校正值的方法的简化图；

图17图解说明根据本发明的实施例的用以执行图16的所图解说明方法的电压校正信号产生器的简化框图；

图18图解说明根据本发明的实施例的图17的电压校正信号产生器的实施例；

图19图解说明根据本发明的实施例的图18的本地产生器的框图；

图20图解说明根据本发明的实施例的图19的本地产生器的电阻器堆叠的电路图；

图21图解说明根据本发明的实施例的图19的本地产生器的电阻器堆叠的电路图；

图22图解说明根据本发明的实施例的图19的本地产生器的解码器的框图；及

图23图解说明根据本发明的实施例的图19的本地产生器的选择装置的框图。

具体实施方式

下文将描述一或多个特定实施例。为了提供对这些实施例的简洁说明，在说明书中不描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特有的决策以实现开发者的特定目标，例如，符合系统相关及商业相关的约束(其在不同的实施方案之间可不同)。此外，应了解，此开发努力可为复杂且耗时的，但对于获益于本发明的所属领域的技术人员来说，其不过是设计、制作及制造的常规任务。

使用存储器装置的反馈均衡器(DFE)来执行失真校正技术可为有价值的(举例来说)以正确地补偿存储器装置的所接收数据中的失真。此确保准确值存储于存储器装置的存储器中。DFE可使用先前位数据来形成校正值以补偿由所述先前位数据产生的失真。举例来说，最新先前位对当前位可具有比之前几个数据点发射的位更多的失真效应，从而导致校正值在两个位之间不同。在需要校正这些电平的情况下，DFE可操作以校正所发射位的失真。

在一些实施例中，DFE可使用先前数据的多个位来精确地计算失真校正因子。在那些实施例中，可使用在接收失真位之前已计算所有校正电压且可在校正过程期间节省时间的系统。此技术及相关联硬件可允许几乎同时接收且处理多个位，从而形成非常高效系统，所述非常高效系统可比经由传统DFE解决方案可实现的更迅速地处理所接收位的失真。

现在转向各图，图1是图解说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是图解说明存储器装置10的某种功能性的功能性框图。根据一个实施例，存储器装置10可为双倍数据速率类型5同步动态随机存取存储器(DDR5SDRAM)装置。DDR5 SDRAM的各种特征允许与先前代的DDR SDRAM相比较的经减少电力消耗、更多带宽及更多存储容量。

存储器装置10可包含若干个存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可提供于布置于双列直插存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可包含若干个SDRAM存储器芯片(例如，x8或x16个存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有若干个存储器库12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器库12可进一步经布置以形成库群组。例如，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个库群组的32个存储器库12，每一库群组包含4个存储器库(例如)。可取决于总体系统的应用及设计而利用存储器装置10上的存储器库12的各种其它配置、组织及大小。

存储器装置10可包含经配置以与外部装置交换(例如，接收及发射)信号的命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或控制器的外部装置(未展示)提供若干个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10或从存储器装置10读取的数据的发射及接收。

如将了解，命令接口14可包含例如时钟输入电路18及命令地址输入电路20的若干个电路(例如)以确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用差分对系统时钟信号，在本文中称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升真实时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真实时钟信号Clk_t及上升互补时钟信号Clk_c的转变。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上发射或接收数据。

时钟输入电路18接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。内部时钟产生器30基于所接收内部时钟信号CLK而产生相位控制的内部时钟信号LCLK。相位控制的内部时钟信号LCLK供应到I/O接口16，例如，且用作用于确定读取数据的输出定时的定时信号。

内部时钟信号CLK还可提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码所述命令信号以提供各种内部命令。例如，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位控制的内部时钟信号LCLK的产生。相位控制的内部时钟信号LCLK可用于通过I/O接口16(例如)对数据进行时控。

进一步地，命令解码器32可解码命令，例如读取命令、写入命令、模式寄存器设定命令、激活命令等，且经由总线路径40提供对与命令对应的特定存储器库12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含库控制块22，库控制块22提供必要解码(例如，行解码器及列解码器)以及其它特征(例如定时控制及数据控制)以促进去往及来自存储器库12的命令的执行。存储器库12及库控制块22可共同称为存储器阵列23。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/及Clk_c)将命令/地址信号时控到命令接口14。命令接口可包含命令地址输入电路20，命令地址输入电路20经配置以接收且发射命令以通过命令解码器32(例如)提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的存储器库12的存取与所述命令一起编码在CA<13:0>总线上。

另外，命令接口14可经配置以接收若干个其它命令信号。例如，可提供裸片终端上命令/地址(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用于在开启电源(例如)期间使命令接口14、状态寄存器、状态机及类似者复位。命令接口14还可接收命令/地址反转(CAI)信号，可提供所述命令/地址反转(CAI)信号以(例如)取决于特定存储器装置10的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>的状态反转。也可提供镜(MIR)信号以促进镜功能。MIR信号可用于对信号进行多路复用使得可交换所述信号以基于特定应用中的多个存储器装置的配置而达成信号到存储器装置10的某种路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10放置到测试模式中以用于连接性测试。

命令接口14还可用于针对可检测到的某些误差将警告信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余检验(CRC)误差，那么可从存储器装置10发射警告信号(ALERT_n)。还可产生其它警告信号。进一步地，用于从存储器装置10发射警告信号(ALERT_n)的总线及引脚可在某些操作(例如使用TEN信号执行的连接性测试模式，如上文所描述)期间用作输入引脚。

可通过以下方式利用上文所描述的命令及时控信号将数据发送到存储器装置10及从存储器装置10发送数据：通过I/O接口16发射及接收数据信号44。更具体来说，可经由包含多个双向数据总线的数据总线46将数据发送到存储器库12或从存储器库12检索数据。一般在一或多个双向数据总线中发射及接收数据I/O信号(一般称为DQ信号)。对于某些存储器装置，例如DDR5 SDRAM存储器装置，I/O信号可划分成上部字节及下部字节。例如，对于x16存储器装置，I/O信号可划分成与数据信号的上部字节及下部字节(例如)对应的上部I/O信号及下部I/O信号(例如，DQ<15:8>及DQ<7:0>)。

为允许存储器装置10内的更高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号(一般称为DQS信号)。DQS信号由发送数据的外部处理器或控制器驱动(例如，用于写入命令)或由存储器装置10驱动(例如，用于读取命令)。针对读取命令，DQS信号有效地为具有预定样式的额外数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以撷取对应输入数据。与时钟信号(Clk_t/及Clk_c)一样，数据选通(DQS)信号可被提供为差分对数据选通信号(DQS_t/及DQS_c)以在读取及写入期间提供差分对发信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，差分对DQS信号可划分成与发送到存储器装置10且从存储器装置10发送的上部数据字节及下部数据字节(例如)对应的上部数据选通信号及下部数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。

阻抗(ZQ)校准信号也可通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过跨越过程、电压及温度(PVT)值的改变调整存储器装置10的上拉及下拉电阻器而调谐输出驱动器及ODT值。由于PVT特性可影响ZQ电阻器值，因此ZQ校准信号可提供到ZQ参考引脚以用于调整电阻从而将输入阻抗校准到已知值。如将了解，精密电阻器一般耦合在存储器装置10上的ZQ引脚与在存储器装置10外部的GND/VSS之间。此电阻器用作用于调整IO引脚的内部ODT及驱动强度的参考。

另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。可在测试或调试阶段期间使用环回信号以将存储器装置10设定到其中信号通过相同引脚环回穿过存储器装置10的模式中。例如，环回信号可用于设定存储器装置10以测试存储器装置10的数据输出。环回可包含数据引脚及选通引脚两者或可能仅包含数据引脚。此一般打算用于监测由存储器装置10在I/O接口16处撷取的数据。

如将了解，例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可并入到存储器装置10中。因此，应理解，图1的框图仅经提供以突出显示存储器装置10的某些功能性特征以有助于随后详细说明。

在一些实施例中，存储器装置10可安置于主机装置中(物理地集成到主机装置中或以其它方式连接到主机装置)或以其它方式耦合到主机装置。主机装置可包含桌上型计算机、膝上型计算机、寻呼机、蜂窝电话、个人备忘记事本、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可为网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一者)。主机装置可为某一其它类别的电子装置，例如复印机、扫描仪、打印机、游戏控制台、电视机、机上视频分布或记录系统、有线电视盒、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用于描述系统的这些各种实例的术语(如同本文中所使用的许多其它术语)可共享一些参照物，且如此不应狭隘地凭借所列举的其它项目来理解)。

因此，主机装置可为基于处理器的装置，其可包含控制主机中的系统功能及请求的处理的处理器，例如微处理器。进一步地，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接或间接耦合到主机的额外系统元件，使得主机处理器通过执行可存储于主机内或主机外部的指令而控制主机的操作。

如上文所论述，可(举例来说)由主机将数据写入到存储器装置10且从存储器装置10读取数据，存储器装置10借此操作为易失性存储器，例如双倍数据速率DRAM(例如，DDR5SDRAM)。在一些实施例中，主机还可包含单独非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器及/或其它类型的各种架构的快闪存储器(例如，NAND存储器、NOR存储器等)以及其它类型的存储器装置(例如，存储器)，例如固态硬盘(SSD)、MultimediaMediaCard(MMC)、SecureDigital(SD)卡、CompactFlash(CF)卡或任何其它适合装置。进一步地，应了解，主机可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、高速PCI(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)或任何其它适合接口以及用以允许用户将数据输入到主机中的一或多个输入装置，举例来说，按钮、切换元件、键盘、光笔、手写笔、鼠标及/或语音识别系统(例如)。主机还可任选地包含：输出装置，例如耦合到处理器的显示器；及网络接口装置，例如网络接口卡(NIC)，其用于与例如因特网的网络介接。如将了解，主机可包含许多其它组件，此取决于主机的应用。

主机可操作以将数据传送到存储器装置10以用于存储且可从存储器装置10读取数据以在主机处执行各种操作。因此，为了促进这些数据发射，在一些实施例中，I/O接口16可包含操作以从I/O接口16接收DQ信号且将DQ信号发射到I/O接口16的数据收发器48。

图2一般来说图解说明存储器装置10的I/O接口16，且更具体来说图解说明数据收发器48。如所图解说明，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52及串行化器/解串行化器54。应注意，在一些实施例中，可利用多个数据收发器48使得可结合与数据信号的上部字节及下部字节(例如)对应的上部I/O信号及下部I/O信号(例如，DQ<15:8>及DQ<7:0>)中的每一者的相应一者利用每一单个数据收发器48。因此，I/O接口16可包含多个数据收发器48，每一数据收发器48对应于一或多个I/O信号(例如，包含相应DQ连接器50、DQ收发器52及串行化器/解串行化器54)。

举例来说，DQ连接器50可为引脚、垫、其组合或操作以接收DQ信号(举例来说)以用于将数据发射到存储器阵列23作为数据写入操作的一部分的另一类型的接口。另外，DQ连接器50可操作以发射来自存储器装置10的DQ信号(举例来说)以发射来自存储器阵列23的数据作为数据读取操作的一部分。为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，举例来说，DQ收发器52可接收由内部时钟产生器30产生作为用于确定从存储器阵列23的数据读取操作的输出定时的定时信号的时钟信号。由内部时钟产生器30发射的时钟信号可基于由存储器装置10在时钟连接器56(例如，引脚、垫、其组合等)处接收且经由时钟输入电路18路由到内部时钟产生器30的一或多个时控信号。因此，DQ收发器52可接收由内部时钟产生器30产生作为用于确定从存储器阵列23的数据读取操作的输出定时的定时信号的时钟信号。

举例来说，图2的DQ收发器52还可接收一或多个DQS信号从而以选通数据模式操作作为数据写入操作的一部分。可在DQS连接器58(例如，引脚、垫、其组合等)处接收DQS信号且经由DQS收发器60将DQS信号路由到DQ收发器52，DQS收发器60操作以经由DQS信号到DQ收发器52的选择性发射控制数据选通模式。因此，DQ收发器52可接收DQS信号以控制从存储器阵列23的数据写入操作。

如上所述，数据收发器48可以若干模式操作以促进将数据传送到存储器装置10及从存储器装置10传送数据(例如，将数据传送到存储器阵列23及从存储器阵列23传送数据)。举例来说，为允许存储器装置10内的更高数据速率，可发生其中利用DQS信号的数据选通模式。DQS信号可由发送数据的外部处理器或控制器驱动(例如，用于写入命令)，如由DQS连接器58(例如，引脚、垫、其组合等)所接收。在一些实施例中，DQS信号用作时钟信号以撷取对应输入数据。

另外，如图2中所图解说明，数据收发器48还包含串行化器/解串行化器54，串行化器/解串行化器54操作以在存储器装置10的数据写入操作期间将串行数据位(例如，串行位流)转化成并行数据位(例如，并行位流)以沿着数据总线46发射。同样地，串行化器/解串行化器54操作以在存储器装置10的读取操作期间将并行数据位(例如，并行位流)转化成串行数据位(例如，串行位流)。以此方式，串行化器/解串行化器54操作以将从(举例来说)主机装置接收的具有串行格式的数据转化成适合于存储于存储器阵列23中的并行格式。同样地，串行化器/解串行化器54操作以将从(举例来说)存储器阵列23接收的具有并行格式的数据转化成适合于发射到主机装置的串行格式。

图3将数据收发器48图解说明为包含耦合到数据传送总线51的DQ连接器50、DQ接收器62、DQ发射器64(其与DQ接收器62组合而形成DQ收发器52)、解串行化器66及串行化器68(其与解串行化器66组合而形成串行化器/解串行化器54)。在操作中，主机(例如，上文所描述的主机处理器或其它存储器装置)可操作以跨越数据传送总线51将数据以串行形式发射到数据收发器48作为到存储器装置10的数据写入操作的一部分。在DQ连接器50处接收此数据且将此数据发射到DQ接收器62。举例来说，DQ接收器62可对数据执行一或多个操作(例如，数据信号的放大、驱动等)及/或可操作为数据的锁存器直到接收到操作以协调(例如，控制)数据到解串行化器66的发射的相应DQS信号为止。作为数据写入操作的一部分，解串行化器66可操作以将数据从其中其沿着数据传送总线51发射的格式(例如，串行形式)转换(例如，转化)成用于将数据发射到存储器阵列23以存储于存储器阵列23中的格式(例如，并行形式)。

同样地，在读取操作(例如，从存储器阵列23读取数据且经由数据传送总线51将读取数据发射到主机)期间，串行化器68可以由存储器阵列使用的一种格式(例如，并行形式)接收从存储器阵列读取的数据且可将所接收数据转换(例如，转化)成第二格式(例如，串行形式)，使得数据可与数据传送总线51及/或主机中的一或多者兼容。所转换数据可从串行化器68发射到DQ发射器64，可借此发生对数据的一或多个操作(例如，数据信号的撤销放大、驱动等)。另外，DQ发射器64可操作为所接收数据的锁存器直到(举例来说)从内部时钟产生器30接收到操作以协调(例如，控制)将数据发射到DQ连接器50以沿着数据传送总线51发射到主机的一或多个组件的相应时钟信号为止。

在一些实施例中，可使在DQ连接器50处接收的数据失真。举例来说，在DQ连接器50处接收的数据可受符号间干扰(ISI)影响，其中先前所接收数据干扰随后所接收数据。举例来说，由于经增加数据量跨越数据传送总线51发射到DQ连接器50，因此在DQ连接器50处接收的数据可相对于由主机发射的数据而失真。缓解(例如，抵消或消除)此失真且有效地逆转ISI的效应的一种技术是将均衡化操作施加到数据。图4图解说明包含可在此均衡化操作中使用的均衡器的数据收发器48的实施例。

图4图解说明包含均衡器(特定来说，决策反馈均衡器(DFE)70)的数据收发器48的一个实施例。如所图解说明，DFE 70为多分接头(例如，四分接头)DFE 70。然而，可结合DFE70利用少于或多于四个分接头。同样地，DFE 70可与解串行化器66或DQ接收器62分开地安置或安置在解串行化器66或DQ接收器62内部。在操作中，在一或多个数据锁存器或数据寄存器中撷取二进制输出(例如，来自锁存器或做出决策限幅器)或二进制输出的指示。在目前实施例中，这些数据锁存器或数据寄存器可安置于解串行化器66中且存储于其中的值可被锁存或沿着路径72、74、76及78发射。

当在DQ接收器62处接收数据位时，所述数据位可被识别为从主机作为位“n”被发射且可作为失真位n(例如，位n已因ISI失真)在时间t₀处被接收。在于DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t₀之前的时间t_-1处接收)的最新位可经识别为n-1且经图解说明为沿着路径72从数据锁存器或数据寄存器发射。在于DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t_-1之前的时间t_-2处接收)的第二最新位可经识别为n-2且经图解说明沿着路径74从数据锁存器或数据寄存器发射。在于DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t_-2之前的时间t_-3处接收)的第三最新位可经识别为n-3且经图解说明为沿着路径76从数据锁存器或数据寄存器发射。在于DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t_-3之前的时间t_-4处接收)的第四最新位可经识别为n-4且经图解说明为沿着路径78从数据锁存器或数据寄存器发射。位n-1、n-2、n-3及n-4可被视为干扰所接收失真位n的位群组(例如，位n-1、n-2、n-3及n-4导致对主机所发射位n的ISI)且DFE70可操作以抵消由位群组n-1、n-2、n-3及n-4对主机所发射位n导致的失真。

因此，经锁存或沿着路径72、74、76及78发射的值可分别对应于从DQ接收器62发射以存储于存储器阵列23中的最新先前数据值(例如，先前位n-1、n-2、n-3及n-4)。这些先前所发射位沿着路径72、74、76及78往回馈送到DFE 70，DFE 70操作以产生可借助于求和器(例如，求和放大器)与所接收输入信号(例如，从DQ连接器50接收的数据，例如失真位n)相加的经加权分接头(例如，电压)。在其它实施例中，经加权分接头(例如，电压)可与初始参考值组合以产生对应于或缓解所接收数据的失真(例如，缓解失真位n的失真)的抵消。在一些实施例中，对分接头进行加权以反映最新先前所接收数据(例如，位n-1)对所接收数据(例如，失真位n)的失真可具有比在较早时间处接收的位(例如，位n-1、n-2及n-3)强烈的影响。DFE 70可操作以针对每一先前位而产生分接头(例如，电压)的量值(例如，不带正负号值)及极性以共同抵消由那些先前所接收位导致的失真。

举例来说，针对目前实施例，先前所接收位n-1、n-2、n-3及n-4中的每一者可具有两个值中的一者(例如，二进制0或1)，所述值发射到解串行化器66以发射到存储器阵列23，且另外经锁存或保存在寄存器中以用于沿着相应路径72、74、76及78的随后发射。在所图解说明实施例中，此针对位群组n-1、n-2、n-3及n-4产生十六个(例如，2⁴)可能二进制组合(例如，0000、0001、0010、…、1110或1111)。DFE 70操作以针对前述十六个组合中经确定为存在的任何者选择及/或产生对应分接头值(例如，基于沿着路径72、74、76及78的所接收值)以用于调整从DQ连接器50接收的输入值(例如，失真位n)或修改随后施加到从DQ连接器50接收的输入值(例如，失真位n)的参考值，以便消除来自数据流中的先前位(例如，位群组n-1、n-2、n-3及n-4)的ISI失真。

使用失真校正(例如，DFE 70)可为有益的，使得在存储器阵列23中在不具有失真的情况下正确地表示从DQ连接器50发射的数据。因此，存储先前位数据以在失真校正中使用可为有用的。如图5的框图中所图解说明，可包含失真校正电路80作为DQ接收器62的一部分，但失真校正电路80可不物理地位于DQ接收器62中(例如，失真校正电路80可改为耦合到DQ接收器62)。在一些实施例中，可操作失真校正电路80以提供先前所发射位数据以校正经由信道84(例如，连接、发射线及/或导电材料)发射的失真位81(例如，位已因ISI及/或系统失真而失真)。

失真位81可从信道84发射到放大装置82(例如，可变增益放大器)。失真位81可从放大装置82发射到经图解说明为具有单个经加权分接头86的DFE 70。失真位81可与DQ参考信号83同时发射到DFE 70。DQ参考信号83可表示用于确定由DQ连接50接收的所发射位是逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。

可操作DFE 70以使用与先前位数据(例如，n-1位数据)一起经加权的分接头校正来自失真位81的失真。可通过路径72发射n-1位的数据(例如，逻辑1或逻辑0)。单个经加权分接头86的量值及极性可经由求和器电路85抵消由n-1位导致的总失真，求和器电路85操作为将电流施加到失真位81以抵消由n-1位导致的失真的电流求和器。举例来说，如果DQ连接50处的所接收位被确定为低于DQ参考信号83，那么失真位81发射到存储器阵列23作为逻辑低。经加权分接头86的量值及极性可能够校正失真位81及DQ参考信号83。

失真位81的经修改版本及DQ参考信号83的经修改版本可发射到经图解说明为数据锁存器94的锁存元件(例如，再生锁存器、限幅器等)。经校正位88(例如，失真位的经修改值)可经由数据锁存器94产生且从数据锁存器94发射到解串行化器66，此可发生在DQS信号96的上升边缘上。在其它实施例中，可遵循时控方案的变化形式以包含数据发射的额外或替代方法。新n-1位的值可存储于(举例来说)解串行化器66中以当在解串行化器66中接收经校正位88时沿着路径72发射。可在下文更加详细地描述与DFE 70及放大装置82相关联的失真校正电路。

图6图解说明可取消与失真位81相关联的失真的图5的DFE 70的一部分的电路图。可在第一输入102及第二输入104处将数据位接收到求和器电路85。第一输入102及第二输入104可以通信方式耦合到可经启用或经停用的装置(例如，经耦合以将栅极信号供应到场效晶体管106及108)。失真位81可由第一输入102接收且DQ参考信号83可由第二输入104接收。以此方式，两个场效晶体管106及108可由失真位81及DQ参考信号83控制。

经加权分接头86及其反转值(例如，反转经加权分接头87)可发射到输出110及112以校正失真位81中的失真。n-1位的逻辑高通过路径72发射。在此情形中，可实施n-1位以产生经加权分接头86及反转经加权分接头87作为两个场效晶体管116及118的控制信号从而达成经加权分接头86及87对输出110及112的贡献。

经加权分接头86及87可允许电流施加到输出110及112，借此通过可控制源120(例如，由模/数转换器控制的电流源)控制所供应的电流。输出110及112可为DQ参考信号83及失真位81中的一或多者的经修改值且可发射到数据锁存器94(例如，产生二进制输出的再生锁存器或限幅器)。经校正位88可经由数据锁存器94基于输出110及112而产生且可在DQS信号96的上升边缘上发射到解串行化器66。在解串行化器66中经存储以沿着路径72发射的n-1位信息可借助经校正位88进行更新以用于未来失真校正。

在一些应用中，可期望经校正位88具有比经加权分接头86及87可以其它方式所提供大的调整精度水平。图7图解说明失真校正电路160的框图，失真校正电路160可接收先前数据的四个位(例如，n-1位数据、n-2位数据、n-3位数据及n-4位数据)以形成四个经加权分接头86、162、164及166从而执行对失真位81的更精确失真校正。以类似于失真校正电路80的方式，失真位81可经由信道84发射到放大装置82。DQ参考信号83也可发射到放大装置82。

失真位81及DQ参考信号83可从放大装置82发射到DFE 70。先前位的位数据可通过路径72、74、76及78发射。可操作DFE 70以使用从四个先前位的位数据形成的四个经加权分接头86、162、164及166校正来自失真位81的失真。可操作DFE70以产生沿着路径72、74、76及78发射的先前位中的每一者的经加权分接头86、162、164及166中的每一者的量值及极性，所述量值及极性可经设计以抵消由先前所接收位导致的对失真位81的总失真。

失真位81的经修改版本及DQ参考信号83的经修改版本中的一或多者可发射到数据锁存器94。经校正位88可在DQS信号96的上升边缘上从数据锁存器94发射到解串行化器66。解串行化器66可关于n-1位、n-2位、n-3位及n-4位的值进行更新且所述值可经存储以沿着路径72、74、76及78发射。可在下文更加详细地描述与DFE 70相关联的失真校正电路。

图8图解说明可取消失真的图7的DFE 70的一部分的电路图。如图8中另外图解说明，DFE 70可通过在路径72、74、76及78上发射的数据接收n-1位、n-2位、n-3位或n-4位的逻辑高或逻辑低或者其中的任一组合。在此情形中，可实施沿着路径72、74、76及78发射的数据以产生经加权分接头86、162、164及166以及反转经加权分接头87、163、165及167作为用于场效晶体管116、118、182、184、186、188、190及192的控制信号以控制从其发射到输出110及112的输出。可选择性地且可控制地激活场效晶体管116、118、182、184、186、188、190及192以反映由先前经校正位的各种组合所表示的十六个(例如，2⁴)不同可能二进制状态中的一者(例如，0000、0001、0010、…1111)。

经加权分接头86、87、162、163、164、166及167可施加到输出110及112，借此通过可控制源120及额外可控制源194、196及198(例如，由模/数转换器控制的电流源)控制所供应的电流。输出110及112可发射到数据锁存器94。经校正位88可经由数据锁存器94基于输出110及112而产生且可在DQS信号96的上升边缘上发射到解串行化器66。在解串行化器66中经存储以沿着路径72、74、76及78发射的n-1位、n-2位、n-3位及n-4位信息可借助经校正位88进行更新(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将借助新校正的位进行更新)以用于未来失真校正。

在一些实施例中，可期望可避免放大装置82的失真校正的方法。图9展示可避免使用放大装置82的失真校正电路200的框图。失真校正电路200包含均衡器202(例如，组合成一个装置的再生锁存器电路及DFE电路)及解码器204(例如，四到十六位解码器)。失真位81可经由信道84接收。失真位81可由均衡器202在端子206处接收。DFE 70的电路可包含在均衡器202内。经解码信号214(例如，控制信号)及电压校正信号212(例如，DQ参考信号83的经加权或以其它方式经调整版本)也可由均衡器202接收。

经解码信号214可在端子210处发射到均衡器202。由路径72、74、76及78上的数据表示的四位序列(例如，0000、0001、…1111)可由解码器204转换成可经输出为经解码信号214(例如，0000000000000001、0000000000000010、…1000000000000000)的十六个可能状态中的一者。所述十六个可能状态可对应于四个校正先前数据位的所有可能组合(例如，2⁴)。在额外实施例中，多于或少于四个校正先前数据位可用于形成经解码信号214。在其它实施例中，替代经直接耦合，路径72、74、76及78可经表示具有作为到解码器204中的输入的经加权分接头86、162、164及166。与由经解码信号214指示的不同状态对应的一或多个电压校正信号212可发射到端子208。

失真位81的值可由均衡器202校正。可执行所述校正使得来自均衡器202的输出为经校正位88。经校正位88可在DQS信号96的上升边缘上发送到解串行化器66。在解串行化器66中，所存储的n-1位、n-2位、n-3位及n-4位可根据新数据来更新(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将借助新校正的位进行更新)以在未来失真校正中使用。

由失真校正电路200示范的方法可引起失真校正速度增加。不是每当失真校正电路200确定所得失真校正因子或失真校正值时执行求和函数，而是失真校正电路200可已存储失真校正值。可已存储失真校正值使得所述值可已经准备好在失真校正中使用。可在图10中详细描述所存储值的实施方法。

图10图解说明图9的均衡器202的一部分的电路图。失真位81可在端子206处经接收且发送到输出110。经解码信号214可发射到端子210。可形成解码器204与端子210之间的连接使得当经解码信号214发射到端子210时，可启用正确场效晶体管。如果正确场效晶体管对应于由经解码信号214规定的特定状态，那么可启用所述正确场效晶体管。特定于由经解码信号214指示的每一可能状态的场效晶体管241到256(例如，十六个场效晶体管对应于十六个可能状态)可包含于端子210中。举例来说，经解码信号214(0000000000000001)可对应于经解码信号214的第一状态且对应于相关联第一场效晶体管241，第一场效晶体管241可为在接收到经解码信号214后即刻启用的正确场效晶体管。另外，举例来说，0000000000000010可对应于经解码信号214的第二状态且可不启用第一场效晶体管而是可仅启用第二场效晶体管242。当经启用时，通过场效晶体管257到272耦合的相关联校正电压可经发射以通过特定状态的正确场效晶体管241到256影响输出112。举例来说，0000000000000010可对应于经解码信号214的第二状态且可启用第二场效晶体管242从而允许耦合到场效晶体管258的相关联校正电压影响输出112。

输出110及112可发射到数据锁存器94。经校正位88可经由数据锁存器94基于输出110及112而产生且可在DQS信号96的上升边缘上发射到解串行化器66。在解串行化器66中，所存储的n-1位、n-2位、n-3位及n-4位可根据新数据来更新以在未来失真校正中使用。在一些实施例中，可期望通过负载要求的模拟(例如，经由“虚拟”负载、电子负载(e-load)、电子负载(electronic load)、电流槽)测试电路性能。可使用在场效晶体管201及203处提供的连接执行负载要求的模拟。在一些实施例中，可期望增加发射数据的速率。图11图解说明用于处置以高速率发射的数据同时仍允许由DQ接收器62进行正确处理的一种技术。

图11图解说明在三个不同时间处发射到DQ接收器62且包含所接收的失真位81、n-1位274、n-2位275、n-3位276及n-4位277的数据流273。第一位流278可为在t＝0处发射的数据流273。在n-1位274的发射与失真位81的接收之间可未流逝足以允许计算n-1位274的失真贡献的时间。如果发生此情况，那么一个解决方案可为等待n-1位274信息完成到解串行化器66的发射，因此其可用于失真计算中。

第二位流279可为在t＝1处发射的数据流273。第二位流279可图解说明所接收的失真位81及所接收的第二失真位280。可已流逝足以允许n-1位274对解串行化器66为已知的时间，但尚未施加n-1位274以帮助失真位81的值的校正确定。第三位流281可为在t＝2处发射的数据流273。第三位流281可展示将在DQ接收器62处接收的第二失真位280及将在DQ接收器62处接收的第三失真位282。然而，未流逝足以使失真位81成为经校正位88且在解串行化器66中作为新n-1位274信息经接收以校正第二失真位280的失真的时间。因此，与在t＝1处的第二位流279一样，延迟失真计算直到可在解串行化器66中接收且发射n-1位274以用于失真校正为止。在不于等待时间期间执行任何额外过程的情况下可存在比等待n-1位274发射更具时间效益的解决方案。

一种解决方案可为使用n-1位的值的两种可能性(例如，逻辑高及逻辑低)计算n-2位、n-3位及n-4位的失真贡献且在已知n-1位时丢弃不正确失真。图12图解说明可实施此解决方案的失真校正电路290。

图12图解说明可实施用于处置所发射数据的高效解决方案(比可以其它方式进行处理的速度快)的失真校正电路290的框图。除均衡器292及选择装置294(例如，多路复用器)以外，失真校正电路290还包含失真校正电路200的组件。失真位81可发射到均衡器202的端子206而且发射到均衡器292的端子206。解码器204可为三到八位解码器且可输出经解码信号214。

在此实施例中，基于从路径74、76及78接收的三个位的组合(例如，三个位的实例，000可对应于00000001及/或111可对应于10000000)或其相应相关联权重值，经解码信号214可为八(例如，2³)位状态表示。路径72不可在解码器204中使用，因为n-1位的真值尚未发射到解串行化器66以沿着路径72发射。沿着路径72发射的n-1位的值可假定为高以在均衡器202中使用且假定为低以在均衡器292中使用。经解码信号214可发射到均衡器202及292的端子210。与由解码器204形成的不同状态对应的一或多个电压校正信号212及213可发射到端子208。

发射到均衡器202的电压校正信号212可不同于发射到均衡器292的电压校正信号213。均衡器202可接收与二进制代码1000到1111对应的电压校正信号，因为均衡器202表示n-1位为逻辑高。均衡器292可接收与二进制代码0000到0111对应的电压校正信号，因为均衡器292表示n-1位为逻辑低。

均衡器202及292可使用端子206、208及210处的三个输入来校正与失真位81相关联的失真。可以使得如果n-1位为逻辑高那么来自均衡器202的输出216表示经校正位88且如果n-1位为逻辑低那么来自均衡器292的输出296表示经校正位88的方式进行此操作。

一旦输出296及216发射到选择装置294，便可已流逝足以使n-1位发射到解串行化器66且发射到选择装置294的时间。沿着路径72发射的n-1位可用于从输出216及296选择经校正位88。如果n-1位为逻辑高，那么输出216可经选择为是经校正位88。然而，如果n-1位为逻辑低，那么输出296可经选择为是经校正位88。来自选择装置294的输出可作为经校正位88发送到解串行化器66。在解串行化器66中，n-1位、n-2位、n-3位及n-4位可根据经校正位88更新(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将借助新校正的位进行更新)。可注意到，经校正位88在接收第二失真位280之前可未完成所有值的发射及更新，因此可重复如所描述的等待方法。

图13图解说明图12的均衡器202及292的一部分的电路图。失真位81可在端子206处经接收且发送到输出110及输出318。

经解码信号214可发射到端子210。解码器204与端子210之间的连接使得当经解码信号214发射到端子210时，可启用正确场效晶体管。正确场效晶体管可经启用为对应于由经解码信号214指示的特定状态(例如，00000010可指示第二状态且引起启用均衡器202及292两者的第二场效晶体管242)。特定于解码器204的每一可能状态的场效晶体管241到248(例如，八个场效晶体管对应于八个可能状态)可包含于均衡器202及292的第一行中。当经启用时，通过场效晶体管257到272耦合的相关联校正电压可经发射以通过特定状态的正确场效晶体管241到248影响输出110及112。

经解码信号214可发射到端子210。经解码信号214可表示八个状态的两个集合(例如，10000000可启用第八状态晶体管以及第十六状态晶体管)。相同经解码信号214可连同不同校正电压及场效晶体管在均衡器202及292两者中使用以形成八个状态的两个集合。由于针对n-1位为逻辑高及逻辑低两者执行并行失真校正的性质，因此经解码信号214可用于通过均衡器202的场效晶体管241到248指示当n-1位为逻辑高时的状态且通过均衡器292的场效晶体管241到248指示当n-1位为逻辑低时的状态。

当迫使先前位的二进制表示的最高有效位成为逻辑高或逻辑低值时，状态范围可为固定的。举例来说，当n-1位为低(例如，被迫使成为0XXX)时，可出现的最大二进制表示为0111且存在表示的最大值八个(例如，2³)可能状态(例如，0000、0001、0010、0011、0100、0101、0110、0111)。通过将逻辑低改变为逻辑高，可形成单独的且第二状态集合(例如，1000、1001、1010、1011、1100、1101、1110、1111)以计及总共十六个(例如，2⁴)可能状态。可存在将第一八个状态与第二八个状态分开的一个二进制数。可在均衡器202与均衡器292之间进行在n-1位为逻辑高时与在n-1位为逻辑低时之间的状态分离，因为一个均衡器可经指定用于校正由先前位的最高有效位为逻辑高导致的失真且另一均衡器可经指定用于逻辑低。两个信号之间的最终决策可由选择装置294做出且可取决于n-1位的值在选择时是什么。

举例来说，可在均衡器202及292两者中启用第八场效晶体管248。经解码信号214的第八状态选项(例如，10000000)可已发射到均衡器202，从而在n-1位为逻辑低且其它位为逻辑高(例如，0111)的情况下表示第八状态，且发射到均衡器292，从而在n-1位为逻辑高且其它位为逻辑高(例如，1111)的情况下表示第十六状态。此导致一个经解码信号214通过在两个不同均衡器202及292中启用场效晶体管248来影响两个输出216及296。

可能不同电压校正值可由电压校正信号212及213发射到均衡器202及292上的端子208。当由经解码信号214启用时，可允许所指示状态的正确场效晶体管使来自电压校正信号212及213的相关联校正电压影响输出112及输出320。输出110、112、318及320可通过数据锁存器94电路发射。输出216及296可在DQS信号96的上升边缘上发送到选择装置294以用于由n-1位进行经校正位88选择。在一些实施例中，可期望通过在场效晶体管201、203、291及/或293处提供的连接模拟如较早描述的负载要求。

在一些实施例中，可期望补偿DQ接收器62处的有限发射带宽。解决方案可在于添加可允许失真校正值的迅速计算的均衡器202及292以及选择装置294的副本。

图14图解说明失真校正电路350的框图，失真校正电路350可补偿发射带宽且在具有对输入的修改的情况下包含失真校正电路290的两个副本(第一电路352及第二电路354)。可以类似于上文关于失真校正电路290所描述的方式操作第一电路352。以与在第一电路352中相同的方式，第二电路354可将第二失真位280接收到端子206，将在路径360及362上发射的电压校正信号接收到端子208，且将经解码信号364接收到端子210。如上文所描述，为补偿有限发射带宽，可遵循使所接收的失真位81在第一电路352与第二电路354之间滚动的方法作为缓解由有限发射带宽引起的失真位81的备份的方法。以此方式，当在失真校正的第一反复中在第一电路352中处理失真位81时，可在第二电路354中接收第二失真位以开始失真校正的第二反复。此允许在失真校正的第一反复完成时发生失真校正的第二反复。如此，可在于信道84处接收第三失真位282之前完成第一反复，此以允许第三失真位282回滚到第一电路352以用于失真校正的第三反复的方式发生。将详细描述图14以提供关于使所接收的失真位81滚动的方法的更多信息。

电压校正信号360可不同于电压校正信号362。电压校正信号360及362可不同于电压校正信号212及213。电压校正信号360及362可将校正电压值指派给十六个不同状态作为用以将四个先前位中的每一者对失真位81的总失真的影响个别地加权的方法而不必须每当可发生失真校正时重新计算校正电压值。十六个可能状态(例如，2⁴)可导致对第二失真位280的不同量的失真。以此方式，十六个失真值可由两个电压校正信号表示，其中电压校正信号362可表示第一到第八个值且电压校正信号360可表示第九到第十六个值。所述表示可从均衡器356导出，从而表示当n-1位为逻辑高(例如，1XXX)时的位失真校正，且从均衡器358导出，从而表示当n-1位为逻辑低(例如，0XXX)时的位失真校正。当迫使最高有效位成为逻辑高或逻辑低值时，此将状态范围固定。举例来说，当n-1位为逻辑低(例如，被迫使成为0XXX)时，可出现的最大二进制表示为0111，此意味存在表示的最大值八个可能状态(例如，0000、0001、0010、0011、0100、0101、0110、0111)。

可以类似于经解码信号214的方式形成经解码信号364。经解码信号364可由沿着路径72、74及76发射到解码器365的n-2位、n-3位及n-4位输入产生，而沿着路径78发射的n-1位可用于借助选择装置368确定最终校正位。注意如下内容可为重要的：先前位可经存储以沿着路径72、74、76及78以任一次序发射，只要在失真校正期间观察到恰当先前位次序(例如，n-1位作为最高有效位且n-4位作为最低有效位)即可。经解码信号364仍可为八个可能状态中的一者的八位表示。输出366可表示由n-2位、n-3位及n-4位导致的失真被校正的第二失真位280，但其中n-1位为逻辑高。输出369可表示由n-2位、n-3位及n-4位导致的失真被校正的第二失真位280，但其中n-1位为逻辑低。

均衡器356及358遵循与上文关于均衡器202及292所描述类似的过程。输出366及369可已由失真校正过程产生。输出366及369可发射到选择装置386，此受DQS信号96的上升边缘控制。当由选择装置386接收时，输出366及369可等待直到n-1位成功地发射到选择装置368且经存储以沿着路径78发射为止。

当已流逝足以使n-1位通过路径78发射到选择装置368的时间时，可使用沿着路径78发射的n-1位选择经校正位88。经校正位88可发射到解串行化器66且经存储以发射到选择装置294。因此可更新存储于解串行化器66中以沿着路径74、76及78发射的数据。失真校正电路350在执行四个位精度的电压校正时可已处理两个数据位。然而，可存在除如较早论述的四个位精度的电压校正以外还使用四位处理(与两位处理相对)的失真校正电路的实施例。可在图15中展示适合用于此应用的失真校正电路400。

图15图解说明失真校正电路400，失真校正电路400可能够以四位失真校正水平处理四个数据位且在具有对副本之间的输入的修改的情况下包含失真校正电路290的四个副本。失真校正电路290的四个副本可用第一电路352、第二电路354、第三电路406及第四电路408来图解说明。以与失真校正电路350类似的方式，可遵循使所接收的失真位81滚动的方法。如此，失真位81可由第一电路352接收，第二失真位280可由第二电路354接收，第三失真位282可由第三电路406接收，第四失真位440可由第四电路408接收，且一旦完成失真校正的第一反复，第五失真位便可滚回以由第一电路接收。

为进一步详细描述，第一电路352可已接收失真位81且开始使用关于失真校正电路290描述的方法处理失真位81，使用沿着路径74、76及78发射的先前位或经加权分接头数据来计算对均衡器202及292进行供应所必要的值。电压校正信号212及213可已允许将可能不同电压校正值发射到均衡器202及292上的端子208。输出216及296可在DQS信号96的上升边缘上发射到选择装置294。选择装置294可使用存储于解串行化器66中以沿着路径72发射的n-1位值做出对第二失真位280的经校正位88值的最终决策。

用于第二电路354的经校正位88的最终决策的输入可不同于第一电路352的输入。在接收失真位81之后第二电路354可已接收第二失真位280且开始处理第二失真位280。关于失真校正电路290所描述的方法可用于校正失真位280，惟沿着路径72、74及76发射的先前位或经加权分接头数据可用于计算将经解码信号364供应到均衡器356及358所必要的值除外。可能不同电压校正值可通过电压校正信号360及362发射到均衡器356及358上的端子208。输出366及369可在DQS信号96的上升边缘上发射到选择装置368。第二电路354的选择装置368可使用存储于解串行化器66中以沿着路径78发射的n-1位值做出对第二失真位280的经校正位88值的最终决策。

用于第三电路406的经校正位88的最终决策的输入可不同于第二电路354的输入。在接收第二失真位280之后第三电路406可已接收第三失真位282且开始处理第三失真位282。关于失真校正电路290所描述的方法可用于校正第三失真位282，惟沿着路径72、74及78发射的先前位或经加权分接头数据可用于计算在端子210处将经解码信号426供应到均衡器434及436所必要的值除外。可能不同电压校正值可通过电压校正信号430及432发射到均衡器434及436上的端子208。输出到选择装置428的电压校正信号430及432可在DQS信号96的上升边缘上经发射。第三电路406的选择装置428可使用存储于解串行化器66中以沿着路径76发射的n-1位做出对第三失真位282的经校正位88值的最终决策。

用于第四电路408的经校正位88的最终决策的输入可不同于第三电路406的输入。在接收第三失真位282之后第四电路408可已接收第四失真位440且开始处理第四失真位440。关于失真校正电路290所描述的方法可用于校正第四失真位440，惟沿着路径72、76及78发射的先前位或经加权分接头数据可用于计算将经解码信号441供应到均衡器448及450所必要的值除外。可能不同电压校正值可通过电压校正信号444及446发射到均衡器448及450上的端子208。输出454及456可在DQS信号96的上升边缘上发射到选择装置442。第四电路408的选择装置442可使用存储于解串行化器66中以沿着路径74发射的n-1位做出对第四失真位440的经校正位88值的最终决策。

来自选择装置294、368、428及442的输出可在对经校正位88的每一最终决策结束时发送到解串行化器66。在解串行化器66中，n-1位、n-2位、n-3位及n-4位可用于根据经校正位88数据更新存储于解串行化器66中以沿着路径72到78发射的数据(例如，来自第一电路352的经校正位88将经存储以沿着路径78发射，来自第二电路354的经校正位数据将经存储以沿着路径76发射，来自第三电路406的经校正位数据将经存储以沿着路径74发射，且来自第四电路408的经校正位数据将经存储以沿着路径72发射)。可注意到，经校正位88可未完成到解串行化器66的发射，也未在接收第五失真位之前更新经存储以沿着路径72到78发射的值，因此可继续延迟经校正位88的最终选择的方法。

发射到图9到15中的均衡器的电压校正值可为来自组合电路(在下文中称为电压校正信号产生器)的输出。一些实施例可在执行失真校正过程之前(例如，在存储器装置10的启动及/或初始化操作模式期间)产生电压校正值。

电压校正信号产生器可操作以针对每一先前位而产生分接头(例如，电压)的量值及极性以共同抵消由那些先前所接收位导致的失真。分接头可为经加权分接头，所述经加权分接头可通过处理电路与初始参考值组合以产生对应于或缓解所接收数据的失真(例如，缓解失真位n的失真)的抵消。因此，电压校正信号产生器可产生特定于可沿着路径72、74、76及/或78发射的每一可能数据组合(例如，逻辑高或逻辑低的可能二进制组合)的电压校正值。如可了解，电压校正信号产生器可能够取决于所要ISI位失真校正的粒度而提供在失真校正中使用的多于或少于四个先前数据位的电压校正值。出于阐释目的，示范性实施例可提供ISI位失真校正的四位粒度。

图16图解说明由电压校正信号产生器产生电压校正信号212及213的图式460。如图16图解说明，经加权分接头462到468用于定义用以校正失真位81的先前所描述方法的十六个不同状态。四个先前数据位中的每一者的影响可通过经加权分接头462到468的正负号来表示。以此方式，逻辑高先前位的可能性经图解说明为使经加权分接头462到468(例如，+T1、+T2、+T3、+T4)加到初始参考值470(例如，DQ参考信号83)且逻辑低先前位的可能性经图解说明为从初始参考值470减去经加权分接头462到468(例如，-T1、-T2、-T3、-T4)。对于如通过对经加权分接头462到468做加法及减法的不同组合所表示的十六个不同状态中的每一者，经加权分接头462到468与初始参考值470组合以形成电压校正信号1到16(VC1到VC16)472。

然而，VC1到VC16 472的最终极性可不计及经加权分接头462到468的极性(例如，负极性、正极性)。因此，正负号配置474可经添加以验证且校正VC1到VC16 472的最终极性。除正负号配置474以外，绝对经加权分接头值475(例如，不带正负号经加权分接头值)也可代替经加权分接头462到468而与初始参考值470组合。绝对经加权分接头值475表示与经加权分接头462到468相同的十六个不同状态(例如，加法表示逻辑高及/或减法表示逻辑低贡献)，然而，绝对经加权分接头值475为经加权分接头462到468的绝对值且因此可不具有极性。通过正负号配置474，经加权分接头462到468的个别极性可被考虑且用于通过将经加权分接头462到468的极性施加到绝对经加权分接头值475而确定VC1到VC16 472。应注意，作为来自电压校正信号产生器的信号输出，VC1到VC8 483a可作为电压校正信号213被供应，且VC9到VC16 483b可作为电压校正信号212被供应。

在产生VC1到VC16 472时，VC1到VC16 472可经分组以改进产生效率及/或减少用于执行所述产生的电路。可基于群组所表示的状态之间的类似性而形成群组476到482。举例来说，群组476可表示与二进制状态框架00XX相关联的二进制状态(例如，0000、0001、0010及0011，如通过绝对经加权分接头值475的加法或减法来定义)。通过分组，替代具有用以产生群组476的四个二进制状态的四个单独电路，可共享用于表示二进制状态的00XX部分的电路以产生四个状态。如所图解说明，VC1到VC16 472的VC1到VC4子集的产生可分组在遵循二进制状态框架00XX的群组476中。同样地，VC5到VC8可分组在遵循二进制状态框架01XX的群组478中，VC9到VC12可分组在遵循二进制状态框架10XX的群组480中，且VC13到VC16可分组在遵循二进制状态框架11XX的群组482中。以此方式，电压校正信号产生器可使用个别电路(例如，表示二进制状态框架的电路)与共同电路(例如，表示n-3及n-4位的绝对经加权分接头值的二进制组合的电路)的组合来产生VC1到VC16 472。

图17图解说明电压校正信号产生器484的实施例。如所图解说明，电压校正信号产生器484产生电压校正信号212及213。电压校正信号产生器484可至少基于在路径486上在端子488处发射的最小电压校正(Vmin)信号(例如，初始参考值470)而产生电压校正信号212及213。路径486上的Vmin信号可表示用以加入到先前位的影响的基线或参考电压(例如，将在抵消来自数据流的对失真位的符号间干扰时使用的最小值)。路径486上的Vmin信号可为表示可从电压校正信号产生器484输出的最小电压校正信号(例如，0000)的电压。另外或替代地，路径486上的Vmin信号可为两个信号，其中第一信号表示最小电压校正信号(例如，0000)且第二信号表示具有假定为高的n-1位绝对经加权分接头值的最小电压校正信号(例如，1000)。

电压校正信号产生器484还可使用在路径490上在端子492处发射的驱动输入及在路径494上在端子496处发射的驱动输入来产生电压校正信号212及213。路径490及494上的驱动输入可由电压校正信号产生器484用于驱动在电压校正信号产生器484内部的电路以产生电压校正信号212及213。如此，路径490及494上的驱动输入可为具有经设计值以驱动电路从而产生所要电压校正信号212及213的输入(例如，电压、电流)。

最终，电压校正信号产生器484还可使用在路径498上发射的分接头位输入来产生电压校正信号212及213。路径498上的分接头位输入可在端子502处作为用以将四个先前位中的每一者的影响个别地加权的四个先前位中的每一者的个别值被发射以形成电压校正信号212及213。换句话说，路径498上的分接头位输入可由电压校正信号产生器484用于定义供在产生电压校正信号212及213中使用的不带正负号经加权分接头值及经加权分接头值的极性，其中经加权分接头值的不带正负号值可等于经加权分接头值的量值或经加权分接头值的绝对值(例如，如在不具有给值的负号或正号指派的情况中)。路径498上的分接头位输入可发射到电压校正信号产生器484作为指示经加权分接头的不带正负号值及极性的信号。以此方式，路径498上的分接头位输入可作为在消除ISI失真中使用的四个先前位中的每一者的一或多个信号及/或作为指示四个先前位的一个信号被发射。路径490及494上的驱动输入、路径486上的Vmin信号及路径498上的分接头位输入可发射到电压校正信号产生器484的一或多个本地产生器。

图18图解说明电压校正信号产生器484的框图。如所图解说明，电压校正信号产生器484包含本地产生器504到510。来自本地产生器504到510中的每一者的输出可对应于群组476到482。以此方式，本地产生器504可在端子518处发射对应于群组482的信号，本地产生器506可在端子516处发射对应于群组480的信号，本地产生器508可在端子514处发射对应于群组478的信号，且本地产生器510可在端子512处发射对应于群组476的信号。本地产生器504到510可通过导电路径将对应于群组476到482的信号发射到正负号配置装置511的端子512到518。可了解，到端子512到518的导电路径中的每一者可表示一或多个导电路径。举例来说，在实施例中，到端子512的导电路径可使用一个导电路径来发射对应于群组476的信号。然而，在第二实施例中，到端子512的导电路径可使用四个导电路径来发射对应于群组476的信号。

由本地产生器504到510在导电路径上发射到正负号配置装置511的端子512到518的对应于群组476到482的信号可指示依据经加权分接头值确定的电压校正值不带正负号值。对应于群组482的信号可包含VC13到VC16的电压校正值(例如，1111、1110、1101、1100)，对应于群组480的信号可包含VC9到VC12的不带正负号电压校正值(例如，1000、1001、1010、1011)，对应于群组478的信号可包含VC5到VC8的不带正负号电压校正值(例如，0100、0101、0110、0111)，且对应于群组476的信号可包含VC1到VC4的不带正负号电压校正值(例如，0000、0001、0010、0011)。正负号配置装置511可包含用以依据在端子512到518处发射的电压校正值验证、考虑及/或校正电压校正信号212及213的最终极性的电路及/或处理方法。

正负号配置装置511可经配置以至少基于定义经加权分接头值的极性的在路径498上的分接头位输入而处理在端子512到518处发射的对应于群组476到482的信号。通过处理，正负号配置装置511可将与经加权分接头值的极性对应的所要极性指派给电压校正值不带正负号值。电压校正信号产生器484可从正负号配置装置511发射将在失真校正中使用的具有不带正负号值及极性的电压作为电压校正信号212及213。举例来说，电压校正信号212及213可发射到均衡器202及292上的端子208。以此方式，电压校正信号212及213可在消除来自数据流中的先前位的ISI失真中使用。

如较早描述，在电压校正信号212及213的个别VC1到VC16 472的计算过程中，群组476到482之间可存在共同点。因此，在本地产生器504到510之间，可存在对于本地产生器504到510共同或在本地产生器504到510之间共享的电路且可存在唯一于四个本地产生器504到510中的一者的电路。为了详细描述，图19中图解说明本地产生器504的详细视图。然而，应注意，图19的本地产生器504的所图解说明元件可类似地存在于本地产生器506到510中。

图19图解说明本地产生器504的框图，本地产生器504包含电阻器堆叠520、解码器522及选择器524，电压校正信号的不带正负号值(例如，多个不带正负号位失真校正值)在路径523上发射到选择器524。如所图解说明，电阻器堆叠520接收路径490及494上的驱动输入、路径486上的Vmin信号及在路径525上发射的n-1分接头位输入及在路径526上发射的n-2分接头位输入。可将路径498上的分接头位输入处理成各自表示n-1、n-2、n-3及/或n-4位中的一者的经加权分接头值中的一者的个别信号(例如，路径525上的n-1分接头位输入、路径526上的n-2分接头位输入)。本地产生器504可在路径525上发射n-1分接头位输入并在路径526上发射n-2分接头位输入。路径525及路径526发射n-1分接头位输入及n-2分接头位输入的不带正负号经加权分接头信号。本地产生器504可将路径525上的n-1分接头位输入及路径526上的n-2分接头位输入发射到电阻器堆叠520。路径525上的n-1分接头位输入及路径526上的n-2分接头位输入可使电阻器堆叠520的电阻变化，如将借助伴随图20及图21的论述来详细描述。通过使电阻器堆叠520的电阻变化，可能够设定n-1位及/或n-2位的所要经加权分接头值。

依据设定n-1位及/或n-2位的所要经加权分接头值，可确立本地产生器504的二进制状态框架。电阻器堆叠520可将路径523上的电压校正信号的不带正负号值发射到选择器524。路径523上的电压校正信号的不带正负号值可对应于在二进制状态框架内的n-3位经加权分接头值及n-4位经加权分接头值的不带正负号值的所有可能变化形式或值步长。电阻器堆叠520可使用个别电阻器来使绝对权重分接头值的不带正负号值的值步进或变化，如将在伴随图20及图21的论述中描述。选择器524可基于在路径527上从解码器522发射的信号而选择对应于四个可能状态中的每一者的在路径523上的电压校正信号的不带正负号值(例如，路径523发射11XX的所有可能变化形式使得选择器可选择1100、1101、1110及1111的特定电压校正信号不带正负号值，其中XX00、XX01、XX10及XX11的值由解码器确定且在路径527上发射到选择器524)。

解码器522可基于在路径531上发射的n-3分接头位输入及在路径532上发射的n-4分接头位输入而产生路径527上的信号。路径531及路径523发射n-3及n-4分接头位输入的不带正负号经加权分接头信号。解码器522可接收从路径498上的分接头位输入导出的在路径531上的n-3分接头位输入及在路径532上的n-4分接头位输入。解码器522的逻辑电路可处理路径531上的n-3分接头位输入及路径532上的n-4分接头位输入以产生指示n-3位及n-4位经加权分接头值的不带正负号值的值步长的在路径527上的信号。解码器522将路径527上的信号发射到选择器524。举例来说，解码器522可接收在校正n-3位失真中使用A的不带正负号值且在校正n-4位失真中使用Y的不带正负号值的指示。因此，解码器522可将如下内容发射到选择器524：XX00值步长值得(XX-A-Y)，XX01值得(XX-A+Y)，XX10值得(XX+A-Y)且XX11值得(XX+A+Y)，其中XX可表示从电阻器堆叠发射到选择器524的电压校正信号不带正负号值的所有可能组合且其中所有可能组合不仅包含A及Y绝对权重分接头值而且包含对应于本地产生器504到510的特定二进制状态框架(例如，00XX、01XX、10XX、11XX)的所有其它可能权重分接头值组合，如将描述。选择器524最终选择来自所有可能电压校正信号不带正负号值的哪十六个电压校正信号不带正负号值对应于实际n-3位经加权分接头值及n-4位经加权分接头值(XX-A-Y)、(XX-A+Y)、(XX+A-Y)、(XX+A+Y)。

选择器524可至少基于来自路径527的信号(例如，选择信号)而选择与群组482的二进制框架对应的电压校正信号的不带正负号值。选择器524可选择特定于群组482的二进制组合但使用n-3位及n-4位的经加权分接头值的在路径523上的不带正负号值。

类似于电阻器堆叠520的电阻可变化以形成n-1及n-2位的所要经加权分接头值的方式，电阻器堆叠520的电阻可在本地产生器504到510之间变化以形成表示四个不同二进制状态框架的在路径523上的电压校正值的不带正负号值。因此，通过使电阻器堆叠520的电阻变化，可操作本地产生器504到510中的每一者以确立不同二进制状态框架，其中四个本地产生器的组合可产生十六个电压校正信号，如较早描述。

本地产生器504到510的二进制状态框架可针对四位粒度情形经定义00XX、01XX、10XX及11XX，其中XX表示n-3位及n-4位的二进制组合(例如，XX＝00,10,01,11)。当以此方式表示时，每一二进制状态框架可通过本地产生器504到510之间的不同版本的电阻器堆叠520形成。在选择器524的电路设计中，可使不同版本的电阻器堆叠520耦合到类似选择器524(例如，在四位校正实例中，针对每一本地产生器504到510使用相同的电路，对于四个本地产生器504到510总共有四个选择器524电路)，其中每一选择器524可耦合到共同解码器522(例如，用于四个选择器524电路的一个解码器522电路)。如此，本地产生器504到510中的每一者可包含一个版本的电阻器堆叠520、一个版本的选择器524，且共享解码器522的共同电路。因此，电阻器堆叠520可用于确立二进制状态框架(例如，00XX、01XX、10XX、11XX)且选择器524与解码器522的组合可用于确立共享由二进制状态框架定义的n-1位及n-2位二进制组合的四个可能二进制组合(例如，XX00、XX01、XX10、XX11)。

因此，通过使电阻器堆叠520变化，本地产生器504到510中的每一者可对应于二进制状态框架中的一者。举例来说且如所图解说明，本地产生器504对应于11XX(例如，从群组482导出的11XX)，本地产生器506对应于10XX(例如，从群组480导出的10XX)，本地产生器508对应于01XX(例如，从群组478导出的01XX)，且本地产生器510对应于00XX(例如，从群组476导出的00XX)。因此，在产生供在电压校正信号212及213中使用的VC1到VC16时可计及四个先前位的总共十六个可能状态。

以类似方式，对应于群组476到482的四个本地产生器504到510的电压校正信号不带正负号值可由本地产生器504到510在端子512到518处发射。如所阐释，产生在确定VC1到VC16 472中使用的在路径523上的电压校正信号的不带正负号值可部分地取决于使电阻器堆叠520的结构在本地产生器504到510之间变化以形成不同二进制状态框架。

图20图解说明本地产生器504的电阻器堆叠520的结构，电阻器堆叠520包含路径486上的Vmin输入、路径490及494上的驱动输入及个别电阻器的一或多个电阻器群组544到552。路径490及494上的驱动输入可通过电阻器堆叠520发射，从而形成跨越电阻器群组544到552的个别电阻器的电压。跨越个别电阻器的电压可与路径486上的Vmin输入组合且在端子574到636处发射到选择器524。如此，改变电阻器堆叠520的电阻的对电阻器群组544到552的改变可改变在端子574到636处发射的电压。通过所述改变，可操作电阻器群组544到548以变更在路径523上在端子574到636处的电压校正信号的不带正负号值。

路径523上的电压校正信号的不带正负号值可表示对来自n-3位及n-4位的经加权分接头值的电压校正信号的所有可能贡献。换句话说，路径523上的电压校正信号的不带正负号值可包含基于二进制状态框架的n-1及n-2位的经加权分接头值的效应。路径523上的电压校正信号的不带正负号值可包含n-3及n-4位的经加权分接头值的所有可能效应选项以用于n-3及n-4位的经加权分接头值的实际效应的未来选择，如借助图19的论述所描述。

通过利用跨越电阻器群组550到552的个别电阻器的电压，电阻器堆叠520可产生在端子574到656处发射的在路径523上的电压校正信号的不带正负号值。跨越电阻器群组550到552的个别电阻器的电压可添加到路径486上的Vmin输入及电阻器群组544到548的个别电阻器的电压。个别端子574到656中的每一者可发射电压校正信号的可能不带正负号值(例如，每一个别端子574到656表示不同值步长)。个别端子574到656可使用n-3及n-4位的所有可能经加权分接头值表示四个二进制组合的电压。应注意，在此实施例中，选择器524及解码器522可通过从通过路径523上的电压校正信号的不带正负号值发射的所有可能贡献选择四个值来确定n-3及n-4位的不带正负号经加权分接头值的二进制组合。借助选择器524选择的四个值可为二进制状态框架(例如，11XX)的二进制组合，其中不计及n-3及n-4位的不带正负号经加权分接头值的效应。

n-1位及n-2位的不带正负号经加权分接头值以及二进制状态框架可通过电阻器群组544到548来确立。电阻器群组544及548可表示n-2位的不带正负号经加权分接头值且电阻器群组546可表示n-1位的不带正负号经加权分接头值。n-1及n-2位的不带正负号经加权分接头值可通过对电阻器群组544到548做出的改变来改变。可操作可切换元件554到572以基于路径525上的n-1分接头位输入及/或路径526上的n-2分接头位输入而产生n-1及n-2位的不带正负号经加权分接头值。

基于路径525上的n-1分接头位输入及/或路径526上的n-2分接头位输入而断开及/或闭合可切换元件554到572可使电阻器群组546到548的电阻值变化。举例来说，如果操作一或多个可切换元件554到564以使其断开，那么电阻器群组546的电阻值可增加，且如果操作可切换元件554-564中的一或多者以使其闭合，那么电阻器群组546的电阻值可减小。对不带正负号经加权分接头值的控制可通过操作可切换元件554到572以使其断开或闭合而产生。举例来说，如果操作可切换元件554以使其闭合，那么穿过电路的电流可绕过电阻器(例如，1*R电阻器)，因此减少跨越电阻器的电压且减小n-1位的总体不带正负号经加权分接头值，因为n-1位的总体不带正负号经加权分接头值接收来自跨越电阻器的电压的电压贡献。

另外或替代地，本地产生器504的二进制状态框架可通过对电阻器群组544到548进行的改变来改变。操作可切换元件554到572以使其断开及/或闭合可改变本地产生器504的所表示二进制状态框架。通过可切换元件554到572的断开及闭合，可形成n-1位及/或n-2位的逻辑高及/或逻辑低状态。举例来说，电阻器群组546可通过断开可切换元件572且闭合元件566到570来定义逻辑高n-1位的不带正负号经加权分接头值，但逻辑低n-1位可通过闭合可切换元件566到572来表示。如此，可操作可切换元件554到572以改变不带正负号经加权分接头值以及逻辑高还是逻辑低在n-1位及/或n-2位的二进制状态框架中表示。

另外或替代地，本地产生器504的二进制状态框架可通过对电阻器群组544到548做出的不同改变来改变。二进制状态框架可通过排除或包含电阻器群组544到548来改变。另外或替代地，可通过使到可切换元件554到572的在路径525上的n-1分接头位输入及/或在路径526上的n-2分接头位输入反转或通过在路径486上接收第二电压作为Vmin输入而改变二进制状态框架。在本地产生器504到510之间，电阻器堆叠520可具有不同结构以形成不同二进制状态框架。图21图解说明用以形成不同二进制状态框架(例如，10XX)的本地产生器506的电阻器堆叠520的不同结构的实例。

如图21中所图解说明，本地产生器506的电阻器堆叠520可包含电阻器群组546到552、路径486上的Vmin输入、路径490及494上的驱动信号以及可切换元件554到572。不同二进制状态框架可通过所排除或所包含元件的组合且通过路径486上的Vmin输入的值来表示。为了详细描述，路径486上的Vmin输入可为所有本地产生器504到510的相同初始参考值，及/或路径486上的Vmin输入可在本地产生器504到510之间变化以使用于确立二进制状态框架的电路量变化。如所图解说明，电阻器群组548可表示n-2位不带正负号经加权分接头值。可排除电阻器群组546以指示n-2位为逻辑低，如由本地产生器506的二进制状态框架(例如，10XX)所表示。电阻器堆叠520的可切换元件566到572可接收且响应于路径525上的n-1分接头位输入及路径526上的n-2分接头位输入，如较早描述。在一些实施例中，可使路径525上的n-1分接头位输入与路径526上的n-2分接头位输入反转以表示本地产生器504到510的二进制状态框架。

一般来说，如通过图20及图21所图解说明，本地产生器504到510的电阻器堆叠520可通过接收路径525上的n-1分接头位输入及路径526上的n-2分接头位输入来操作以指示可切换元件554到572的操作从而指示n-1及n-2位的所要不带正负号经加权分接头值。更具体来说，可响应于路径525上的n-1分接头位输入及/或路径526上的n-2分接头位输入而操作可切换元件554到572以使其断开及/或闭合。可操作可切换元件554到572以表示通过n-1位及n-2位提供的所有四个二进制状态框架(例如，本地产生器510的二进制状态框架为00XX，本地产生器508的二进制状态框架为01XX，本地产生器506的二进制框架为10XX，本地产生器504的二进制状态框架为11XX)。本地产生器504到510中的每一者的电阻器堆叠520可耦合到本地产生器504到510中的每一者的选择器524以在端子574到656处提供与本地产生器504到510中的每一者的二进制状态框架的在路径523上的电压校正信号的不带正负号值的各种组合对应的一或多个电压。

在本地产生器504到510中的每一者中，选择器524可确定来自路径523上的电压校正信号的不带正负号值的群组的四个电压校正信号不带正负号值。电压校正信号523的所述不带正负号值可至少基于n-3及n-4位的不带正负号经加权分接头值、群组476到482的二进制序列以及本地产生器504、506、508或510的二进制状态框架。选择装置524可至少基于在路径527上且由解码器522产生的信号而确定电压校正信号的四个不带正负号值。

为了进一步描述路径527上的信号的产生，图22图解说明产生路径527上的信号以供由选择装置524使用的解码器522。解码器522可包含减法器660、加法器662及逻辑电路664。如较早描述，解码器522可接收从路径498上的分接头位输入导出的在路径531上的n-3分接头位输入及在路径532上的n-4分接头位输入。减法器660及加法器662可接收路径531上的n-3分接头位输入及路径532上的n-4分接头位输入。

减法器660可对通过路径531上的n-3分接头位输入及路径532上的n-4分接头位输入指示的不带正负号经加权分接头值做减法。以此方式，减法器660可得出n-3位不带正负号经加权分接头值及n-4位不带正负号经加权分接头值的差。所述差可在路径670上发射到逻辑电路664。可操作逻辑电路664以基于路径670上的差而确定XX10及XX01的电压校正值。不带正负号经加权分接头值的指示可经由路径527上的信号发射到选择器524。减法器660可在端子672处发射路径674上的正负号位，所述正负号位指示路径531上的n-3分接头位输入是否小于路径532上的n-4分接头位输入。路径674上的正负号位可用于正负号配置装置511中。

类似地，加法器662可对通过路径531上的n-3分接头位输入及路径532上的n-4分接头位输入指示的值做加法。以此方式，可操作加法器662以得出n-3位不带正负号经加权分接头值与n-4位不带正负号经加权分接头值的和。所述和可在路径676上发射到逻辑电路664。逻辑电路664可基于路径676上的和而确定XX11及XX00的n-3位不带正负号经加权分接头值及n-4不带正负号经加权分接头值。不带正负号经加权分接头值的指示可由解码器522经由路径527上的信号发射到选择器524。

以此方式，解码器522的逻辑电路664可处理路径531上的n-3分接头位输入及路径532上的n-4分接头位输入以产生指示不带正负号经加权分接头值的值步长的在路径527上的信号以抵消来自n-3位及n-4位的失真。如所描述，解码器522可将路径527上的信号发射到本地产生器504到510中的每一者中的选择器524。应注意，虽然经描述为单个路径，但路径527在所述实施例中可视需要包含用以发射信号的一或多个导电路径。

图23图解说明接收路径527上的信号及路径523上的电压校正信号的不带正负号值的选择器524，其中在路径690到696上发射不带正负号值的特定电压范围。本地产生器504到510中的每一者的选择器524可基于路径527上的信号而从路径523上的所有可能电压校正信号不带正负号值选择n-3位不带正负号经加权分接头值及n-4位不带正负号经加权分接头值。如所图解说明，选择器524包含选择装置680到688。每一选择装置680到688可从路径690到696上的特定电压范围及路径527上的信号接收电压校正信号的不带正负号值的子集。基于由选择装置680到688接收的路径690到696上的特定电压范围与路径527上的信号的组合，选择装置680到688可针对与本地产生器504、506、508或510的二进制状态框架对应且与n-3及n-4位的不带正负号经加权分接头值对应的二进制状态选择将在路径700到706上发射的电压校正信号的不带正负号值。路径700到706上的电压校正信号的最终选择的不带正负号值可与由本地产生器504到510的群组476到482表示的二进制状态对应。

举例来说，包含于本地产生器504中的选择装置680到688可针对二进制状态11XX选择路径700到706上的电压校正信号的不带正负号值，因为本地产生器504可确立二进制状态框架11XX。选择器524可随后基于指示n-3及n-4位的不带正负号经加权分接头值的在路径527上发射的信号而针对二进制状态1100、1101、1110及1111中的每一者选择路径700到706上的电压校正信号的不带正负号值。

对于本地产生器504到510中的每一者，选择装置680接收路径690上的电压范围及路径527上的信号。路径690可将从端子614到端子656的电压或电压的指示从电阻器堆叠520发射到选择装置680。与经由路径527上的信号发射的不带正负号经加权分接头值配对的路径690上的电压范围可致使选择装置680操作以针对二进制状态XX11选择路径700上的电压校正信号不带正负号值，其中XX对应于本地产生器504到510中的每一者的二进制状态框架。

类似地，选择装置682可接收路径692上的电压范围及路径527上的信号。路径692可将从端子614到端子644的电压或电压的指示从电阻器堆叠520发射到选择装置682。路径692上的电压范围在与经由路径527上的信号发射的不带正负号经加权分接头值配对时可致使选择装置682操作以针对二进制状态XX10选择路径702上的电压校正信号不带正负号值。以此方式，路径700及702上的电压校正信号不带正负号值之间在n-4位为逻辑高与n-4位为逻辑低之间的贡献差存在于端子644与656之间的电压差中。端子644与656之间的电压差可变化，如通过经由路径527上的信号发射的不带正负号经加权分接头值所指示。

以所描述的此方式，额外选择装置684及688可接收电压范围及路径527上的信号以针对相关联二进制状态选择路径704及706上的电压校正信号不带正负号值。选择装置684接收路径694上的电压范围及路径527上的信号。路径694可将从端子574到端子614的电压或电压的指示从电阻器堆叠520发射到选择装置684。与路径527上的信号配对的路径694上的电压范围可致使选择装置684针对二进制状态XX00选择路径704上的电压校正信号不带正负号值。选择装置688也可接收路径696上的电压范围及路径527上的信号。路径696可将从端子584到端子614的电压或电压的指示从电阻器堆叠520发射到选择装置688。与路径527上的信号配对的路径696上的电压范围可致使选择装置688针对二进制状态XX01选择路径706上的电压校正信号不带正负号值。

如所图解说明，本地产生器504的路径700到706上的电压校正信号不带正负号值(表示群组482)可在端子518处发射到正负号配置装置511。以类似方式，本地产生器506到510的电压校正信号不带正负号值700到706可在端子512到516处经发射且可表示群组476到480，如关于图16及图18较早描绘及描述。返回参考图18，正负号配置装置511可接收从本地产生器504到510发射的在路径700到706上的电压校正信号不带正负号值。正负号配置装置511可使用逻辑电路及/或额外处理来验证、校正及/或指派路径700到706上的电压校正信号不带正负号值的最终极性，所述电压校正信号不带正负号值在通过正负号配置装置511发射之前可缺乏正确极性。正负号配置装置511可接收将在极性验证、校正及/或指派中使用的在路径674上的正负号位的指示。另外或替代地，正负号配置装置511可经由将在极性验证、校正及/或指派中使用的路径498上的分接头位输入及/或经由从路径498上的分接头位输入导出的信号接收发射到本地产生器504到510的经加权分接头值的极性的指示。一旦正负号配置装置511验证、校正及/或指派最终极性给路径700到706上的电压校正信号不带正负号值，正负号配置装置511便可发射路径700到706上电压校正信号不带正负号值的经校正值作为电压校正信号212及213。

如较早描述，电压校正信号212可在端子208处发射到均衡器202。解码器204可使用在路径74到78上发射的数据来确定经解码信号214，从而假定n-1数据为逻辑高。可形成解码器204与端子210之间的连接，使得当经解码信号214发射到端子210时，可启用正确场效晶体管以发射正确电压校正信号从而影响输出112且产生经校正位88。由于n-1数据假定为逻辑高，因此来自四个先前位的可能二进制状态的仅二分之一通过电压校正信号212发射。均衡器292可以类似于均衡器202的方式操作，如先前所描述，且可接收来自四个先前位的可能二进制状态的另一半作为电压校正信号213。

因此，电压校正信号212及213可由电压校正信号产生器484通过使用个别电阻器堆叠520、个别选择器524、共同解码器522及共同正负号配置装置511处理本地产生器504到510来产生。如所描述，电压校正信号产生器484同时确定电压校正信号212及213全部，使得值可在不重新计算信号的情况下用于随后失真校正。

应注意，虽然本文中描述一个电压校正信号产生器484，但在使失真位81滚动的方法中可使用一或多个电压校正信号产生器484。如用第一电路352、第二电路354、第三电路406及第四电路408图解说明的失真校正电路290的四个副本可各自具有个别电压校正信号产生器484。以与所描述电压校正信号产生器484类似的方式，电压校正信号产生器484的副本可用于电压校正信号360、362、430、432、444及446的形成。类似地，在一些实施例中，额外电路可用于使电压校正信号产生器484与第二电路354、第三电路406及第四电路408耦合，且以此方式提供来自一个电压校正信号产生器484的电压校正信号212、213、360、362、430、432、444及446。

因此，本发明的技术效应包含出于信号失真校正的目的而形成电压校正信号的方法。所述方法描述用以允许在接收输入信号之前计算可能失真的所有组合的过程。因此，失真校正值可准备好在不需要资源来在失真位的输入的每一实例处形成失真校正值的情况下修改失真输入位。

尽管本发明可易于发生各种修改及替代形式，但已在图式中以实例方式展示且在本文中详细描述具体实施例。然而，应理解，本发明并非打算限制于所揭示的特定形式。而是，本发明打算涵盖归属于由所附权利要求书界定的本发明的精神及范围内的所有修改、等效内容及替代方案。

本文中所呈现及主张的技术经引用且适用于明确地改进目前技术领域的实用性的实物及具体实例，且如此并非抽象的、难以理解的或纯理论的。

Claims (40)

1.一种半导体存储器装置，其包括：

第一端子，其经配置以接收参考电压；

第二端子，其经配置以接收经加权分接头值；

本地产生器电路，其经配置以基于所述参考电压及所述经加权分接头值而形成不带正负号电压校正值群组；

正负号配置电路，其经配置以：

从所述本地产生器电路接收所述不带正负号电压校正值群组；且

将极性指派给所述不带正负号电压校正值群组中的每一相应不带正负号电压校正值，从而依据所述不带正负号电压校正值群组形成校正信号；及

输出，其经配置以将所述校正信号发射到处理电路的第一输入，其中所述处理电路经配置以至少部分地基于控制信号而使用所述校正信号来抵消来自数据流的对失真位的符号间干扰。

2.根据权利要求1所述的半导体存储器装置，其中所述正负号配置电路包括经配置以接收正负号位的第三端子，其中所述极性是基于所述正负号位而确定。

3.根据权利要求1所述的半导体存储器装置，其中所述处理电路经配置以接收所述控制信号，其中所述控制信号经配置以指示所述数据流的一或多个先前位的二进制表示。

4.根据权利要求3所述的半导体存储器装置，其中所述处理电路包括经配置以接收所述失真位的第二输入，其中所述处理电路经配置以基于所述校正信号及所述失真位而产生所述失真位的经修改值。

5.根据权利要求4所述的半导体存储器装置，其包括耦合到所述处理电路的解串行化器，其中所述解串行化器经配置以从所述处理电路接收所述失真位的所述经修改值且存储所述失真位的所述经修改值的指示。

6.根据权利要求5所述的半导体存储器装置，其中所述解串行化器经配置以将所述失真位的所述经修改值的所述指示存储为所述数据流的所述一或多个先前位的所述二进制表示。

7.根据权利要求6所述的半导体存储器装置，其中所述解串行化器经配置以发射所述数据流的所述一或多个先前位的所述二进制表示作为所述控制信号。

8.根据权利要求1所述的半导体存储器装置，所述处理电路包括切换电路，所述切换电路经配置以基于所述控制信号的二进制表示而选择性地发射来自所述校正信号的失真校正因子，其中所述失真校正因子为电压校正信号以至少部分地基于所述控制信号的所述二进制表示校正来自所述数据流的对所述失真位的所述符号间干扰。

9.根据权利要求1所述的半导体存储器装置，其包括耦合到所述处理电路的多路复用器，其中所述多路复用器经配置以响应于所述控制信号的第一状态而发射所述失真位的第一经修改值且经配置以响应于所述控制信号的第二状态而发射所述失真位的第二经修改值。

10.根据权利要求1所述的半导体存储器装置，其中所述校正信号的数目等于所述控制信号的二进制状态的总数目。

11.根据权利要求10所述的半导体存储器装置，其中所述控制信号的二进制状态的所述总数目取决于所述数据流的先前位的所存储值的数目。

12.一种半导体存储器装置，其包括：

第一组合电路，其包括：

第一输入，其经配置以接收参考信号，其中所述参考信号经配置以表示将在抵消来自数据流的对失真位的符号间干扰时使用的最小值；

第二输入，其经配置以接收第一不带正负号经加权分接头信号，其中所述第一不带正负号经加权分接头信号经配置以表示用以与所述参考信号组合以抵消来自所述数据流的由第一先前位对所述失真位的所述符号间干扰的第一抵消值；及

第一输出，其经配置以基于所述参考信号及所述第一不带正负号经加权分接头信号而发射多个不带正负号位失真校正值；及

第二组合电路，其包括：

第三输入，其经配置以接收所述多个不带正负号位失真校正值；

第四输入，其经配置以接收选择信号，其中所述选择信号经配置以从所述多个不带正负号位失真校正值选择所述多个不带正负号位失真校正值的子集；及

第二输出，其经配置以发射所述多个不带正负号位失真校正值的所述子集。

13.根据权利要求12所述的半导体存储器装置，其中所述第一组合电路包括电阻器堆叠，所述电阻器堆叠经配置以产生所述参考信号与多个电压的和来作为所述多个不带正负号位失真校正值，其中所述多个电压至少基于所述第一不带正负号经加权分接头信号。

14.根据权利要求13所述的半导体存储器装置，其中所述电阻器堆叠经配置以响应于所述第一不带正负号经加权分接头信号而通过使所述电阻器堆叠的内部电阻变化来产生所述多个不带正负号位失真校正值。

15.根据权利要求12所述的半导体存储器装置，其包括：

第三组合电路，其包括：

第五输入，其经配置以接收第二不带正负号经加权分接头信号，其中所述第二不带正负号经加权分接头信号经配置以表示用以与所述参考信号及所述第一不带正负号经加权分接头信号组合以抵消来自所述数据流的由第二先前位对所述失真位的所述符号间干扰的第二抵消值；

第六输入，其经配置以接收第三不带正负号经加权分接头信号，其中所述第三不带正负号经加权分接头信号经配置以表示用以与所述参考信号、所述第一不带正负号经加权分接头信号及所述第二不带正负号经加权分接头信号组合以抵消来自所述数据流的由第三先前位对所述失真位的所述符号间干扰的第三抵消值；

第三输出，其经配置以将所述选择信号发射到所述第二组合电路；及

多个逻辑电路，其经配置以形成与所述第二不带正负号经加权分接头信号及所述第三不带正负号经加权分接头信号相关联的所述选择信号，其中所述选择信号用于选择所述多个不带正负号位失真校正值的所述子集来抵消来自所述数据流的对所述失真位的所述符号间干扰。

16.根据权利要求12所述的半导体存储器装置，其包括经配置以接收所述多个不带正负号位失真校正值的所述子集的选择电路，其中所述选择电路经配置以基于发射到存储器阵列以用于存储的位值的所接收指示而选择性地发射来自所述多个不带正负号位失真校正值的所述子集中的一个不带正负号位失真校正值。

17.一种用于校正所发射信号中的失真的方法，其包括：

基于经加权分接头的电压权重的绝对值而产生多个电压值；

产生多个失真校正因子，其中所述多个失真校正因子中的每一失真校正因子包括所述多个电压值中的相应电压值及从正负号配置电路为所述相应电压值所指派的一极性；

经由选择电路选择所述多个失真校正因子中基于位流的经设定数目个先前所接收位的位序列而确定的失真校正因子；

将所述失真校正因子发射到锁存元件；

将失真位发射到所述锁存元件；及

经由所述锁存元件至少部分地基于所述失真校正因子及所述失真位而产生所述失真位的经修改值。

18.根据权利要求17所述的方法，其中所述失真校正因子的所述选择至少部分地基于具有数目等于所述经设定数目个先前所接收位的二进制状态的总数目的状态的控制信号。

19.根据权利要求18所述的方法，其包括基于所述经设定数目个先前所接收位的值的所存储指示而发射来自所述锁存元件的所述控制信号。

20.根据权利要求17所述的方法，产生所述失真位的所述经修改值来作为因所述经设定数目个先前所接收位所致的符号间干扰已被补偿的经校正位值。

21.一种半导体存储器装置，其包括：

第一本地产生器电路，其经配置以基于参考电压及多个经加权分接头输入而形成第一不带正负号电压校正值群组；及

正负号配置电路，其经配置以：

从所述第一本地产生器电路接收所述第一不带正负号电压校正值群组；且

使用所述第一不带正负号电压校正值群组产生多个校正信号，其中所述多个校正信号是经选择以抵消对因多个先前所发射位失真的位的符号间干扰的带正负号信号。

22.根据权利要求21所述的半导体存储器装置，其中所述第一本地产生器电路经配置以产生所述正负号配置电路在产生所述多个校正信号时使用的正负号位。

23.根据权利要求21所述的半导体存储器装置，其中所述第一本地产生器电路包括电阻器堆叠，所述电阻器堆叠响应于所述多个经加权分接头输入的子集而使其电阻变化。

24.根据权利要求23所述的半导体存储器装置，其中所述多个先前所发射位包括第一先前所发射位及第二先前所发射位，且其中所述多个经加权分接头输入的所述子集包括对应于来自所述第一先前所发射位的对符号间干扰的第一贡献的第一经加权分接头输入，所述第一贡献独立于来自所述第二先前所发射位的对符号间干扰的第二贡献。

25.根据权利要求23所述的半导体存储器装置，其中所述第一本地产生器电路包括选择器电路，所述选择器电路经配置以选择来自所述电阻器堆叠的输出，所述输出表示将至少用于部分地抵消对所述位的所述符号间干扰的参考电压偏移。

26.根据权利要求21所述的半导体存储器装置，其包括第二本地产生器电路，其中所述第二本地产生器电路基于所述参考电压及所述多个经加权分接头输入而产生第二不带正负号电压校正值群组。

27.根据权利要求26所述的半导体存储器装置，其中所述第一不带正负号电压校正值群组对应于第一二进制状态框架，且其中所述第二不带正负号电压校正值群组对应于不同于所述第一二进制状态框架的第二二进制状态框架。

28.根据权利要求26所述的半导体存储器装置，其中所述第一本地产生器电路包括第一选择器电路，其中所述第二本地产生器电路包括第二选择器电路，且其中所述第一选择器电路及所述第二选择器电路至少部分地基于控制信号而操作，所述控制信号是至少部分地基于所述多个经加权分接头输入的子集之间的差而产生。

29.根据权利要求21所述的半导体存储器装置，其中所述第一本地产生器电路包括选择器电路，所述选择器电路经配置以至少部分地基于所述多个经加权分接头输入的子集之间的差而从所述第一不带正负号电压校正值群组选择相应电压校正值。

30.一种半导体存储器装置，其包括：

电压校正信号产生器，其经配置以产生第一校正电压子集及第二校正电压子集，其中所述电压校正信号产生器包括：

第一本地产生器，其经配置以产生对应于第一二进制状态框架的第一校正电压；

第二本地产生器，其经配置以产生对应于第二二进制状态框架的第二校正电压；及

正负号配置装置，其经配置以：

接收所述第一校正电压及所述第二校正电压；

对包括所述第一校正电压及所述第二校正电压的多个校正电压执行极性指派操作以产生带正负号第一校正电压及带正负号第二校正电压；

产生包括所述带正负号第一校正电压的所述第一校正电压子集；且

产生包括所述带正负号第二校正电压的所述第二校正电压子集。

31.根据权利要求30所述的半导体存储器装置，其包括解码器，所述解码器经配置以至少部分地基于第一经加权分接头电压与第二经加权分接头电压之间的差而产生正负号位，其中所述正负号配置装置可操作以至少部分地基于所述正负号位而执行所述极性指派操作。

32.根据权利要求30所述的半导体存储器装置，其包括：

第一均衡器，其接收所述第一校正电压子集；

第二均衡器，其接收所述第二校正电压子集；及

选择电路，其经配置以响应于包括先前所发射位的状态的反馈而从所述第一校正电压子集或所述第二校正电压子集选择相应校正电压。

33.根据权利要求30所述的半导体存储器装置，其中所述第一二进制状态框架对应于包括第一位及第二位的第一二进制序列，且其中所述第二二进制状态框架对应于至少包括所述第一位的反相的第二二进制序列。

34.根据权利要求30所述的半导体存储器装置，其中所述电压校正信号产生器包括对应于第一二进制序列的所述第一本地产生器、对应于第二二进制序列的所述第二本地产生器、对应于第三二进制序列的第三本地产生器及对应于第四二进制序列的第四本地产生器。

35.根据权利要求30所述的半导体存储器装置，其中所述第一校正电压包括不带正负号电压值。

36.一种用于校正所发射信号中的失真的方法，其包括：

从多个本地产生器接收多个校正电压；

至少部分地基于所述多个校正电压而产生第一校正电压子集，其中所述第一校正电压子集是响应于假设第一位包括逻辑高值而产生；及

至少部分地通过将来自所述第一校正电压子集的校正电压施加到第一组合电路而抵消预期变更第二位的符号间干扰，其中所述第二位是在所述第一位之后发射。

37.根据权利要求36所述的方法，其包括至少部分地基于所述第一位及在所述第一位及所述第二位之前发射的第三位的二进制状态而从所述第一校正电压子集选择所述校正电压。

38.根据权利要求36所述的方法，其中所述抵消预期变更所述第二位的所述符号间干扰包括：

至少部分地基于所述多个校正电压而产生第二校正电压子集，其中所述第二校正电压子集是响应于假设所述第一位包括逻辑低值而产生；

将所述第一校正电压子集施加到所述第一组合电路；

将所述第二校正电压子集施加到第二组合电路；

接收所述第一位；及

至少部分地通过响应于所述第一位的逻辑状态准许发射所述第一校正电压子集而抵消预期变更所述第二位的所述符号间干扰。

39.根据权利要求36所述的方法，其中所述产生所述第一校正电压子集包括：

接收在先前位流由逻辑低值表示时补偿预期变更所述第二位的所述符号间干扰的基线量的参考电压，其中所述先前位流是在所述第一位之前发射；

至少部分地基于假设所述第一位包括所述逻辑高值而确定所述第一校正电压子集；及

发射所述第一校正电压子集，其中在不具有对应于包含等于逻辑低值的所述第一位的二进制状态的第二校正电压子集的情况下，所述第一校正电压子集包括对应于各自包含等于所述逻辑高值的所述第一位的二进制状态的相应电压。

40.根据权利要求39所述的方法，其中确定所述第一校正电压子集包括：

在电阻器堆叠处接收分接头位输入及参考电压，其中所述电阻器堆叠可操作以响应于所述分接头位输入而改变其电阻；及

在至少部分地基于所述分接头位输入而调整所述电阻器堆叠之后从所述电阻器堆叠发射经修改参考电压，其中响应于假设所述第一位包括所述逻辑高值，所述第一校正电压子集包括所述经修改参考电压而非所述参考电压。

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