CN111610846A - Fpga内部dsp及其功耗降低方法 - Google Patents
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Abstract
本申请公开了FPGA内部DSP及其功耗降低方法、FPGA、电子设备、计算机存储介质，所述方法包括：将多组输入数据压缩为压缩数据；根据所述压缩数据获取所述多组输入数据的加法结果；若接收到加法器开启信号，则开启加法器并输出所述加法结果；若接收到加法器关闭信号，则关闭所述加法器并输出所述压缩数据。增加开关功能，使得每一个DSP都可以对加法器进行开关，选择性输出压缩数据或者加法结果，用以节省加法器在不工作时的功耗，并且能够提升传递速度性能；当关闭加法器时，压缩多组输入数据并将压缩数据完整地传送入下一级DSP。由此，可以根据实际应用中的性能和功耗需求，控制每一级DSP输出加法结果或者压缩数据。
Description
技术领域
本申请涉及集成电路设计的技术领域，尤其涉及FPGA内部DSP及其功耗降低方法、FPGA、电子设备、计算机存储介质。
背景技术
随着工艺技术和应用需求的发展，FPGA(FieldProgrammable Gate Array，现场可编程门阵列)芯片的规模越来越大，应用场景也越来越复杂，如信号处理，算法优化和流水线计算等。为了提升芯片在这些方面的竞争力，DSP(Digital signal processor，数字信号处理器)也被嵌入到芯片中。而随着芯片规模的增大，为了在处理更多更复杂，要求更高的需求(如卷积神经网络，有限冲击响应滤波，信号抽取/插值等)，还要保证芯片具有高度灵活性和充足的资源，DSP的规模也需要逐渐增大。而其中，加法树阵列正是上述复杂场景的关键之处。为了使FPGA片内DSP持续的高速率工作，加法过程需要在当前的DSP内完成，并通过本级触发器(DFF)将加法的结果，以流水线的方式送至下一个DSP的加法器里。该过程一直持续，直到最后一级计算完毕，送出结果，这个流水线过程里用到的所有加法器即为加法树阵列。这样的过程，由加法树在工作时所产生的功耗非常可观。尤其是在先进工艺平台，芯片处于高度集成的情况下，在工作时的动态功耗会随着内嵌DSP的加法树阵列规模的增大而增大，造成了在保持该速度的情况下增加了整个芯片的功耗，引发了芯片在功耗和速度之间的矛盾。
因此，在FPGA芯片内部的DSP的设计上，主要通过以下方法解决速度/功耗的问题：
1、采用纹波进位加法器(Ripple Carry Adder)结构设计加法器节省功耗，牺牲加法器的速度来换取面积和功耗；
2、采用超前进位加法器(Carry Lookahead Adder)结构设计加法器提升速度，代价是加大了晶体管使用量，牺牲面积和功耗来换取速度；
3、采用储存器形式，将每一个结果存入储存器，再逐一选出数据流计算，代价是牺牲了大量的片内储存资源，而若采用嵌入储存器，则浪费了大量的面积。
现有的FPGA内部DSP均采用带预加器的乘累加结构，其中加法器均已经完成该级计算，再送入下一级。尽管加法器的设计有所不同，但仍无法解决大规模集成的情况下加法树阵列所带来的功耗。
发明内容
本申请的目的在于提供FPGA内部DSP及其功耗降低方法、FPGA、电子设备、计算机存储介质，解决现有技术的不足，降低单个DSP的功耗并提升传递速度性能，在全阵列DSP同时工作时提高整体性能，降低整体功耗。
本申请的目的采用以下技术方案实现：
第一方面，本申请提供了一种FPGA内部DSP的功耗降低方法，应用于FPGA内部DSP的加法器部分，所述方法包括：
将多组输入数据压缩为压缩数据；
根据所述压缩数据获取所述多组输入数据的加法结果；
若接收到加法器开启信号，则开启加法器并输出所述加法结果；
若接收到加法器关闭信号，则关闭所述加法器并输出所述压缩数据。
本发明的有益效果在于，将多组输入数据压缩为压缩数据；根据所述压缩数据获取所述多组输入数据的加法结果；若接收到加法器开启信号，则开启加法器并输出所述加法结果；若接收到加法器关闭信号，则关闭所述加法器并输出所述压缩数据，增加开关功能，使得每一个DSP都可以对加法器进行开关，选择性输出压缩数据或者加法结果，用以节省加法器在不工作时的功耗，并且能够提升传递速度性能；当关闭加法器时，在DSP的加法器部分压缩多组输入数据，再将压缩数据完整地传送入下一级DSP，通过下一级的DSP再次压缩并输出数据。由此，可以根据实际应用中的性能和功耗需求，控制每一级DSP输出加法结果或者压缩数据。如果将压缩过程持续到最后一级DSP并且关闭最后一级DSP之前的DSP的加法器，在最后一级DSP才打开加法器进行计算，则可以省去最后一级DSP之前所有DSP的加法器所带来的功耗。
第二方面，本申请提供了一种FPGA内部DSP，所述FPGA内部DSP包括加法器部分，所述加法器部分包括：
压缩器，用于将多组输入数据压缩为压缩数据；
加法器，用于根据所述压缩数据获取所述多组输入数据的加法结果；
若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据。
本发明的有益效果在于，将多组输入数据压缩为压缩数据；根据所述压缩数据获取所述多组输入数据的加法结果；若接收到加法器开启信号，则开启加法器并输出所述加法结果；若接收到加法器关闭信号，则关闭所述加法器并输出所述压缩数据，增加开关功能，使得每一个DSP都可以对加法器进行开关，选择性输出压缩数据或者加法结果，用以节省加法器在不工作时的功耗，并且能够提升传递速度性能；当关闭加法器时，在DSP的加法器部分添加压缩器，用以压缩多组输入数据，再将压缩数据完整地传送入下一级DSP，通过下一级的压缩器再次压缩并输出数据。由此，可以根据实际应用中的性能和功耗需求，控制每一级DSP输出加法结果或者压缩数据。如果将压缩过程持续到最后一级DSP并且关闭最后一级DSP之前的DSP的加法器，在最后一级DSP才打开加法器进行计算，则可以省去最后一级DSP之前所有DSP的加法器所带来的功耗。
可选地，所述压缩器是4-2压缩器，所述多组输入数据包括四组数据，所述压缩数据包括两组数据。其有益效果在于，通过4-2压缩器将四组压缩数据为两组数据。
可选地，所述加法器是超前进位加法器。其有益效果在于，使用超前进位加法器来提高加法器计算速度。
可选地，所述DSP还包括输入端、预加-乘法部分、加法结果部分、输出端；
所述输入端用于接收所述多组输入数据；所述多组输入数据包括第一数据、第二数据、第三数据、第四数据；
所述预加-乘法部分用于对所述第三数据进行加法运算和乘法运算；
若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果至所述加法结果部分；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据至所述加法结果部分；所述压缩数据包括第一压缩数据、第二压缩数据；
所述加法结果部分将所述加法结果或者所述压缩数据输出至所述输出端；
所述输出端输出所述加法结果或者所述压缩数据。
其有益效果在于，FPGA内部DSP设置五个部分，接收外部输入或者上一级DSP输入的输入数据，将输入数据压缩后得到压缩数据，根据加法器开关控制信号选择性输出压缩数据或者输入数据的加法结果。
可选地，所述输出端输出所述加法结果至下一级DSP或者逻辑单元。其有益效果在于，若当前DSP不是最后一级DSP，则输出端可以输出加法结果到下一级DSP；若当前DSP是最后一级DSP，则输出端可以输出加法结果到逻辑单元。
可选地，所述输出端输出所述压缩数据至下一级DSP；所述第一压缩数据作为下一级DSP的所述第一数据，所述第二压缩数据作为下一级DSP的所述第二数据。其有益效果在于，当前DSP输出的压缩数据可以作为下一级DSP的输入数据。
第三方面，本申请提供了一种FPGA，包括上述任一项FPGA内部DSP。
第四方面，本申请提供了一种电子设备，包括处理器和存储器，所述处理器执行所述存储器存储的计算机指令，使得所述电子设备执行上述FPGA内部DSP的功耗降低方法。
第五方面，本申请提供了一种计算机存储介质，包括计算机指令，当所述计算机指令在电子设备上运行时，使得所述电子设备执行上述FPGA内部DSP的功耗降低方法。
附图说明
下面结合附图和实施例对本申请进一步说明。
图1是第一实施例提供的FPGA内部DSP的功耗降低方法的一种流程图；
图2是第二实施例提供的FPGA内部DSP的一种结构框图；
图3是图2中加法器部分的一种结构框图；
图4是FPGA内部DSP之间输出加法结果的结构示意图；
图5是FPGA内部DSP之间输出压缩数据的结构示意图。
具体实施方式
下面，结合附图以及具体实施方式，对本申请做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
参见图1至图3，第一实施例提供了一种FPGA内部DSP的功耗降低方法，应用于FPGA内部DSP的加法器部分，所述方法包括步骤S101～S104。
本文中的FPGA内部设置有一个或多个DSP，例如FPGA内部可以设置有10个、30个、100个、300个DSP。
参见图2，所述DSP可以包括输入端、预加-乘法部分、加法器部分、加法结果部分、输出端。其中，所述输入端用于接收所述多组输入数据；所述多组输入数据包括第一数据、第二数据、第三数据、第四数据。所述预加-乘法部分用于对所述第三数据进行加法运算和乘法运算。参见图3，所述加法器部分包括压缩器、加法器，压缩器用于将多组输入数据压缩为压缩数据；加法器用于根据所述压缩数据获取所述多组输入数据的加法结果；若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果至所述加法结果部分；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据至所述加法结果部分。所述加法结果部分将所述加法结果或者所述压缩数据输出至所述输出端。所述输出端输出所述加法结果或者所述压缩数据。
步骤S101：将多组输入数据压缩为压缩数据。
其中，所述多组输入数据可以包括四组数据，例如是第一数据、第二数据、第三数据、第四数据。压缩数据可以包括两组数据，例如是第一压缩数据、第二压缩数据。第一数据可以是来自上一级DSP的第一压缩数据，第二数据可以是来自上一级DSP的第二压缩数据，第三数据可以是本级DSP进行加法运算和乘法运算的数据。步骤S101的执行主体可以是压缩器，当输入数据为四组，压缩数据为两组时，压缩器可以是4-2压缩器。
例如，步骤S101可以对四组输入数据，分别记为数据输入1至数据输入4，进行4-2压缩，4-2压缩过程结束后得到两个结果，分别是压缩数据-1和压缩数据-2。其中，4-2压缩过程可以包括以下步骤：
压缩数据-00＝数据输入1^数据输入2^数据输入3；
压缩数据-01＝(数据输入1&数据输入2)|(数据输入1&数据输入3)|(数据输入3&数据输入2)；
压缩数据-02＝((压缩数据-01左移一位)&数据输入4)|((压缩数据-01左移一位)&压缩数据-00)|(压缩数据-00&数据输入4)；
压缩数据-1＝(压缩数据-02左移一位)&(
加法器开关控制信号)；
压缩数据-2＝(数据输入1^数据输入2^数据输入3^数据输入4)&(
加法器开关控制信号)；
其中，^为异或逻辑，&为与逻辑，|为或逻辑，括号表示优先运算。
步骤S102：根据所述压缩数据获取所述多组输入数据的加法结果。
该步骤的执行主体可以是加法器，例如是超前进位加法器。
步骤S103和S104根据接收到的加法器开关控制信号，开启和关闭加法器。加法器开关控制信号包括加法器开启信号和加法器关闭信号。
步骤S103：若接收到加法器开启信号，则开启加法器并输出所述加法结果。
如果控制加法器开启，超前进位加法器正常工作，那么压缩数据-1和压缩数据-2在输出端为0，即关闭压缩输出，此时只输出四组输入数据的加法结果，输出结果可以通过图2的数据-2通道输出到下一级DSP或直接输出结果。
步骤S104：若接收到加法器关闭信号，则关闭所述加法器并输出所述压缩数据。
如果控制加法器关闭，超前进位加法器不工作，那么输出压缩数据-1和压缩数据-2，两组数据可以分别通过图2的数据-1通道和数据-2通道输出到下一级DSP。
增加开关功能，使得每一个DSP都可以对加法器进行开关，选择性输出压缩数据或者加法结果，用以节省加法器在不工作时的功耗，并且能够提升传递速度性能；当关闭加法器时，在DSP的加法器部分压缩多组输入数据，再将压缩数据完整地传送入下一级DSP，通过下一级的DSP再次压缩并输出数据。由此，可以根据实际应用中的性能和功耗需求，控制每一级DSP输出加法结果或者压缩数据。如果将压缩过程持续到最后一级DSP并且关闭最后一级DSP之前的DSP的加法器，在最后一级DSP才打开加法器进行计算，则可以省去最后一级DSP之前所有DSP的加法器所带来的功耗。
表1示出了本申请通过综合器由图2的设计综合出电路后，测量出从乘法寄存器输出端到数据-1通道和数据-2通道输出端分别需要的延时信息。可以看到，对于单个DSP来说，通过超前进位加法器输出带来的延时明显慢于通过4-2压缩直接输出所带来的延时，相较自身慢了约三分之一。
表1不同输出方式的延时信息
| 数据输入到压缩数据-1输出延时(数据-1通道输出) | 940皮秒 |
| 数据输入到压缩数据-2输出延时(数据-2通道输出) | 1050皮秒 |
| 数据输入到超前进位加法器输出延时(数据-2通道输出) | 1500皮秒 |
表2示出了本申请通过综合器由图2的设计综合出电路后，测量出从乘法寄存器输出端到数据-1通道和数据-2通道输出端分别需要的功耗信息。可以看到，对于单个DSP来说，通过超前进位加法器输出带来的功耗明显大于通过4-2压缩直接输出所带来的功耗。
表2不同输出方式的功耗信息
| 功耗 | 静态功耗 | 动态功耗 |
| 加法器直接输出 | 0.283毫瓦 | 11.7毫瓦 |
| 压缩数据输出 | 0.282毫瓦 | 11.0毫瓦 |
图4和图5示出了FPGA内部DSP的一种基本摆放方式。一种常见的应用，是单个DSP将本级的加法结果传送到下一级再进行加法计算，由下到上，最终从最顶上的DSP将结果输出至FPGA的逻辑单元中。参见图4，使用现有技术的方式，每一级均通过加法先算出结果，再传送至下一级，在先进工艺平台的高集成度芯片环境下，假设该列总共有100个DSP，根据表2，单纯由加法器引发的功耗约为：1190毫瓦。而如果使用本实施例提供的方法，参见图5，通过传送压缩数据进入下一级DSP，直到最后一个DSP才打开加法器，这样所需要的功耗为：11.282毫瓦×99+11.983毫瓦≈1129毫瓦，节省了将近60毫瓦的功耗。可以理解的是，当列数增加时，节省的功耗将会随之增加，本实施例带来的效果将更加突出。
参见图2和图3，第二实施例提供了一种FPGA内部DSP，所述FPGA内部DSP包括加法器部分，所述加法器部分包括压缩器、加法器，压缩器与加法器进行数据交互。
压缩器用于将多组输入数据压缩为压缩数据。
具体地，所述压缩器可以是4-2压缩器，所述多组输入数据包括四组数据，所述压缩数据包括两组数据。通过4-2压缩器将四组压缩数据为两组数据。
加法器用于根据所述压缩数据获取所述多组输入数据的加法结果。
具体地，所述加法器可以是超前进位加法器。使用超前进位加法器来提高加法器计算速度。
若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据。
增加开关功能，使得每一个DSP都可以对加法器进行开关，选择性输出压缩数据或者加法结果，用以节省加法器在不工作时的功耗，并且能够提升传递速度性能；当关闭加法器时，在DSP的加法器部分添加压缩器，用以压缩多组输入数据，再将压缩数据完整地传送入下一级DSP，通过下一级的压缩器再次压缩并输出数据。由此，可以根据实际应用中的性能和功耗需求，控制每一级DSP输出加法结果或者压缩数据。如果将压缩过程持续到最后一级DSP并且关闭最后一级DSP之前的DSP的加法器，在最后一级DSP才打开加法器进行计算，则可以省去最后一级DSP之前所有DSP的加法器所带来的功耗。
进一步优选地，继续参见图2，所述DSP还包括输入端、预加-乘法部分、加法结果部分、输出端，输入端与预加-乘法部分进行数据交互，预加-乘法部分与加法器部分进行数据交互，加法器部分与加法结果部分进行数据交互，加法结果部分与输出端进行数据交互。
所述输入端用于接收所述多组输入数据；所述多组输入数据包括第一数据、第二数据、第三数据、第四数据。
所述预加-乘法部分用于对所述第三数据进行加法运算和乘法运算。
若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果至所述加法结果部分；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据至所述加法结果部分；所述压缩数据包括第一压缩数据、第二压缩数据。
所述加法结果部分将所述加法结果或者所述压缩数据输出至所述输出端。
所述输出端输出所述加法结果或者所述压缩数据。
FPGA内部DSP设置五个部分，接收外部输入或者上一级DSP输入的输入数据，将输入数据压缩后得到压缩数据，根据加法器开关控制信号选择性输出压缩数据或者输入数据的加法结果。
进一步优选地，所述输出端可以输出所述加法结果至下一级DSP或者逻辑单元。若当前DSP不是最后一级DSP，则输出端可以输出加法结果到下一级DSP；若当前DSP是最后一级DSP，则输出端可以输出加法结果到逻辑单元。
进一步优选地，所述输出端可以输出所述压缩数据至下一级DSP；所述第一压缩数据作为下一级DSP的所述第一数据，所述第二压缩数据作为下一级DSP的所述第二数据。当前DSP输出的压缩数据可以作为下一级DSP的输入数据。
本实施例将FPGA中嵌入的DSP的加法器设计成可选择加法结果输出或压缩结果输出的结构，提高单个DSP单元在速度和功耗上的性能和在功能上的多样性；将FPGA中嵌入的DSP的输出设计成可选择压缩结果或者加法结果输出，使DSP在阵列中可以灵活选择某一级作为输出结果，不需要被限制；对FPGA中嵌入的DSP的输入设计成可选择来自上一级的压缩结果或加法结果，使阵列中的DSP可以大规模地减小功耗；对FPGA中嵌入的DSP的加法器添加控制信号，实现加法器功能可控开关，使DSP在功耗和速度的控制上操作更加灵活。
第三实施例提供了一种FPGA，包括上述任一项FPGA内部DSP。
第四实施例提供了一种电子设备，该电子设备包括处理器和存储器，处理器执行存储器存储的计算机指令，使得电子设备执行上述任一项FPGA内部DSP的功耗降低方法。
第五实施例提供了一种计算机存储介质，该计算机存储介质包括计算机指令，当计算机指令在电子设备上运行时，使得电子设备执行上述任一项FPGA内部DSP的功耗降低方法。
本申请从使用目的上，效能上，进步及新颖性等观点进行阐述，其设置有的实用进步性，已符合专利法所强调的功能增进及使用要件，本申请以上的说明及附图，仅为本申请的较佳实施例而已，并非以此局限本申请，因此，凡一切与本申请构造，装置，特征等近似、雷同的，即凡依本申请专利申请范围所作的等同替换或修饰等，皆应属本申请的专利申请保护的范围之内。
Claims (10)
1.一种FPGA内部DSP的功耗降低方法，其特征在于，应用于FPGA内部DSP的加法器部分，所述方法包括：
将多组输入数据压缩为压缩数据；
根据所述压缩数据获取所述多组输入数据的加法结果；
若接收到加法器开启信号，则开启加法器并输出所述加法结果；
若接收到加法器关闭信号，则关闭所述加法器并输出所述压缩数据。
2.一种FPGA内部DSP，其特征在于，所述FPGA内部DSP包括加法器部分，所述加法器部分包括：
压缩器，用于将多组输入数据压缩为压缩数据；
加法器，用于根据所述压缩数据获取所述多组输入数据的加法结果；
若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据。
3.根据权利要求2所述的FPGA内部DSP，其特征在于，所述压缩器是4-2压缩器，所述多组输入数据包括四组数据，所述压缩数据包括两组数据。
4.根据权利要求2所述的FPGA内部DSP，其特征在于，所述加法器是超前进位加法器。
5.根据权利要求2所述的FPGA内部DSP，其特征在于，所述DSP还包括输入端、预加-乘法部分、加法结果部分、输出端；
所述输入端用于接收所述多组输入数据；所述多组输入数据包括第一数据、第二数据、第三数据、第四数据；
所述预加-乘法部分用于对所述第三数据进行加法运算和乘法运算；
若所述加法器接收到加法器开启信号，则所述加法器开启并输出所述加法结果至所述加法结果部分；若所述加法器接收到加法器关闭信号，则所述加法器关闭，所述压缩器输出所述压缩数据至所述加法结果部分；所述压缩数据包括第一压缩数据、第二压缩数据；
所述加法结果部分将所述加法结果或者所述压缩数据输出至所述输出端；
所述输出端输出所述加法结果或者所述压缩数据。
6.根据权利要求5所述的FPGA内部DSP，其特征在于，所述输出端输出所述加法结果至下一级DSP或者逻辑单元。
7.根据权利要求5所述的FPGA内部DSP，其特征在于，所述输出端输出所述压缩数据至下一级DSP；所述第一压缩数据作为下一级DSP的所述第一数据，所述第二压缩数据作为下一级DSP的所述第二数据。
8.一种FPGA，其特征在于，包括权利要求2-7任一项所述的FPGA内部DSP。
9.一种电子设备，其特征在于，包括处理器和存储器，所述处理器执行所述存储器存储的计算机指令，使得所述电子设备执行权利要求1所述的FPGA内部DSP的功耗降低方法。
10.一种计算机存储介质，其特征在于，包括计算机指令，当所述计算机指令在电子设备上运行时，使得所述电子设备执行权利要求1所述的FPGA内部DSP的功耗降低方法。
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| Application Number | Priority Date | Filing Date | Title |
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2020
- 2020-05-08 CN CN202010383632.6A patent/CN111610846A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20200901 |