CN111506420B - 内存同步方法、装置、电子设备及存储介质 - Google Patents
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Abstract
本申请公开了内存同步方法、装置、电子设备及存储介质，涉及数据处理领域，其中的方法可包括：获取上层应用针对第一处理器的内存获取请求；确定有效内存所在位置，有效内存为请求获取的内存数据；若有效内存所在位置为第二处理器，则将有效内存从第二处理器同步到第一处理器，并向上层应用返回有效内存在第一处理器中的内存地址；其中，若第一处理器为CPU，则第二处理器为GPU，若第一处理器为GPU，则第二处理器为CPU。应用本申请所述方案，可减少不必要的内存传输开销等。
Description
技术领域
本申请涉及计算机应用技术，特别涉及数据处理领域的内存同步方法、装置、电子设备及存储介质。
背景技术
在中央处理器(CPU，Central Processing Unit)+多图形处理器(GPU，GraphicsProcessing Unit)的架构中，CPU主要用于控制逻辑，GPU主要用于计算加速。
在任务运行过程中，CPU和各GPU之间会进行内存同步，即进行内存数据的传输同步。但现有的内存同步很盲目，缺乏有效管理，并没有关心是否有必要进行同步，从而造成了不必要的内存传输开销等。
发明内容
本申请提供了内存同步方法、装置、电子设备及存储介质。
一种内存同步方法，包括：
获取上层应用针对第一处理器的内存获取请求；
确定有效内存所在位置，所述有效内存为请求获取的内存数据；
若所述有效内存所在位置为第二处理器，则将所述有效内存从所述第二处理器同步到所述第一处理器，并向所述上层应用返回所述有效内存在所述第一处理器中的内存地址；
其中，若所述第一处理器为中央处理器CPU，则所述第二处理器为图形处理器GPU，若所述第一处理器为GPU，则所述第二处理器为CPU。
一种内存同步装置，包括：获取模块以及同步模块；
所述获取模块，用于获取上层应用针对第一处理器的内存获取请求；
所述同步模块，用于确定有效内存所在位置，所述有效内存为请求获取的内存数据，若所述有效内存所在位置为第二处理器，则将所述有效内存从所述第二处理器同步到所述第一处理器，并向所述上层应用返回所述有效内存在所述第一处理器中的内存地址；其中，若所述第一处理器为中央处理器CPU，则所述第二处理器为图形处理器GPU，若所述第一处理器为GPU，则所述第二处理器为CPU。
一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如以上所述的方法。
一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行如以上所述的方法。
上述申请中的一个实施例具有如下优点或有益效果：在获取到上层应用针对CPU或GPU的内存获取请求时，若请求获取的内存数据位于对端，即位于GPU或CPU上，则将内存数据从对端同步到CPU或GPU上，从而通过上层应用实现了对于CPU和GPU的内存同步的有效管理，实现了根据实际需要进行的内存同步，进而减少了不必要的内存传输开销等。应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
附图用于更好地理解本方案，不构成对本申请的限定。其中：
图1为本申请所述内存同步方法实施例的流程图；
图2为本申请所述内存同步装置实施例20的组成结构示意图；
图3为根据本申请实施例所述方法的电子设备的框图。
具体实施方式
以下结合附图对本申请的示范性实施例做出说明，其中包括本申请实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本申请的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
另外，应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
图1为本申请所述内存同步方法实施例的流程图。如图1所示，包括以下具体实现方式。
在101中，获取上层应用针对第一处理器的内存获取请求。
在102中，确定有效内存所在位置，有效内存为请求获取的内存数据。
在103中，若有效内存所在位置为第二处理器，则将有效内存从第二处理器同步到第一处理器，并向上层应用返回有效内存在第一处理器中的内存地址；其中，若第一处理器为CPU，则第二处理器为GPU，若第一处理器为GPU，则第二处理器为CPU。
本实施例可适用于CPU+多GPU的架构中，即GPU的数量至少为两个，包括当前GPU及其它GPU，当前GPU为当前正在使用的GPU。
优选地，本实施例所述方法的执行主体可为内存同步装置。可分别设置对应于CPU和各GPU的指针，其中，对应于CPU的指针可指向CPU的内存地址，对应于各GPU的指针可分别指向对应GPU的内存地址。
内存同步装置可提供不同的操作接口，通过所述接口，上层应用可对CPU和GPU的内存同步进行有效的管理。
内存同步装置获取到针对第一处理器的内存获取请求后，根据第一处理器为CPU还是GPU的不同，后续会采用不同的处理方式，以下分别进行介绍。
1)针对CPU的内存获取请求
当获取到针对CPU的内存获取请求时，可首先根据当前GPU的同步状态，确定出有效内存所在位置，当前GPU为当前正在使用的GPU。
可根据当前指示设备上下文，确定出当前GPU，进而可获取当前GPU的同步状态，根据当前GPU的同步状态确定出有效内存所在位置。
本实施例中，可针对GPU设置同步状态，优选地，可包括以下四种同步状态：有效内存在CPU、有效内存在当前GPU、有效内存在其它GPU及内存已同步。
若当前GPU的同步状态为有效内存在当前GPU或有效内存在其它GPU，可将有效内存从所在的GPU同步到CPU，向上层应用返回有效内存在CPU中的内存地址，并将有效内存所在的GPU的同步状态设置为内存已同步。
进一步地，若至少两个GPU中包含有效内存，可根据各GPU与CPU之间的链路的链路性能及链路负载，从至少两个GPU中选出一个最优GPU，将有效内存从最优GPU同步到CPU。
上述过程可举例说明如下：
假设当前GPU的同步状态为有效内存在当前GPU，那么可将有效内存从当前GPU同步到CPU，并可将当前GPU的同步状态设置为内存已同步；
假设当前GPU的同步状态为有效内存在其它GPU，且有效内存所在的其它GPU为两个，那么可从这两个其它GPU中选出一个最优GPU，将有效内存从最优GPU同步到CPU，并可将这两个GPU的同步状态设置为内存已同步。
在选择最优GPU时，可综合各GPU与CPU之间的链路的链路性能及链路负载来进行选择，如可分别为链路性能和链路负载两个要素赋予不同或相同的权重，针对不同的链路，可分别根据该链路的链路性能和链路负载及对应的权重确定出一个综合评分，进而可选出综合评分最高的链路对应的GPU作为最优GPU。基于链路性能和链路负载来选择最优GPU，可有效减少数据传输时延，提升同步效率等。
另外，在将有效内存从最优GPU同步到CPU时，可在最优GPU对应的GPU上下文的流上进行所述同步，以增加并发，提升同步效率等。
若当前GPU的同步状态为有效内存在CPU，可直接向上层应用返回有效内存在CPU中的内存地址。
若当前GPU的同步状态为内存已同步，可直接向上层应用返回有效内存在CPU中的内存地址。
另外，若确定CPU中的有效内存发生了更新，如上层应用对CPU中的有效内存进行了更新，那么可将各GPU的同步状态设置为有效内存在CPU。
2)针对GPU的内存获取请求
当获取到针对GPU的内存获取请求时，可首先根据当前GPU的同步状态，确定出有效内存所在位置。
可根据当前指示设备上下文，确定出当前GPU，进而可获取当前GPU的同步状态，根据当前GPU的同步状态确定出有效内存所在位置。
本实施例中，可针对GPU设置同步状态，优选地，可包括以下四种同步状态：有效内存在CPU、有效内存在当前GPU、有效内存在其它GPU及内存已同步。
若当前GPU的同步状态为有效内存在CPU，可将有效内存从CPU同步到当前GPU，向上层应用返回有效内存在当前GPU中的内存地址，并将当前GPU的同步状态设置为内存已同步。
若当前GPU的同步状态为有效内存在其它GPU，则可将有效内存从其它GPU同步到当前GPU，向上层应用返回有效内存在当前GPU中的内存地址，并可将当前GPU的同步状态设置为有效内存在当前GPU。
进一步地，若至少两个其它GPU中包含有效内存，可根据各其它GPU与当前GPU之间的链路的链路性能及链路负载，从至少两个其它GPU中选出一个最优GPU，将有效内存从最优GPU同步到当前GPU。
上述过程可举例说明如下：
假设当前GPU的同步状态为有效内存在其它GPU，且有效内存所在的其它GPU为一个，那么可将有效内存从其它GPU同步到当前GPU，并可将当前GPU的同步状态设置为有效内存在当前GPU；
假设当前GPU的同步状态为有效内存在其它GPU，且有效内存所在的其它GPU为两个，那么可从这两个其它GPU中选出一个最优GPU，将有效内存从最优GPU同步到当前GPU，并可将当前GPU的同步状态设置为有效内存在当前GPU。
在选择最优GPU时，可综合各其它GPU与当前GPU之间的链路的链路性能及链路负载来进行选择，如可分别为链路性能和链路负载两个要素赋予不同或相同的权重，针对不同的链路，可分别根据该链路的链路性能和链路负载及对应的权重确定出一个综合评分，进而可选出综合评分最高的链路对应的GPU作为最优GPU。基于链路性能和链路负载来选择最优GPU，可有效减少数据传输时延，提升同步效率等。
另外，在将有效内存从最优GPU同步到当前GPU时，可在最优GPU对应的GPU上下文的流上进行所述同步，以增加并发，提升同步效率等。
若当前GPU的同步状态为有效内存在当前GPU，可直接向上层应用返回有效内存在当前GPU中的内存地址。
若当前GPU的同步状态为内存已同步，可直接向上层应用返回有效内存在当前GPU中的内存地址。
另外，若确定当前GPU中的有效内存发生了更新，如上层应用对当前GPU中的有效内存进行了更新，那么可将当前GPU的同步状态设置为有效内存在当前GPU，将其它GPU的同步状态设置为有效内存在其它GPU。
基于上述介绍可以看出，采用本申请方法实施例所述方案，可通过上层应用实现对于CPU和GPU的内存同步的有效管理，实现了根据实际需要进行的内存同步，进而减少了不必要的内存传输开销等；并且，通过为GPU设置不同的同步状态，可准确确定出是否需要进行内存同步以及如何进行内存同步等，从而提升了内存同步的准确性等；另外，在进行内存同步时，可基于链路性能和链路负载来选择最优GPU，从而可有效减少数据传输时延，提升同步效率等。
需要说明的是，对于前述的方法实施例，为了简单描述，将其表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。
以上是关于方法实施例的介绍，以下通过装置实施例，对本申请所述方案进行进一步说明。
图2为本申请所述内存同步装置实施例20的组成结构示意图。如图2所示，包括：获取模块201以及同步模块202。
获取模块201，用于获取上层应用针对第一处理器的内存获取请求。
同步模块202，用于确定有效内存所在位置，有效内存为请求获取的内存数据，若有效内存所在位置为第二处理器，则将有效内存从第二处理器同步到第一处理器，并向上层应用返回有效内存在第一处理器中的内存地址；其中，若第一处理器为CPU，则第二处理器为GPU，若第一处理器为GPU，则第二处理器为CPU。
优选地，GPU的数量至少为两个，包括当前GPU及其它GPU，当前GPU为当前正在使用的GPU。同步模块202可根据当前GPU的同步状态，确定出有效内存所在位置。
当第一处理器为CPU时，同步模块202若确定当前GPU的同步状态为有效内存在当前GPU或有效内存在其它GPU，可将有效内存从所在的GPU同步到CPU，向上层应用返回有效内存在CPU中的内存地址，并可将有效内存所在的GPU的同步状态设置为内存已同步。
进一步地，若确定至少两个GPU中包含有效内存，同步模块202可根据各GPU与CPU之间的链路的链路性能及链路负载，从至少两个GPU中选出一个最优GPU，将有效内存从最优GPU同步到CPU。
若确定当前GPU的同步状态为内存已同步，同步模块202可直接向上层应用返回有效内存在CPU中的内存地址。
若确定当前GPU的同步状态为有效内存在CPU，同步模块202可直接向上层应用返回有效内存在CPU中的内存地址。
另外，若确定CPU中的有效内存发生了更新，同步模块202可将各GPU的同步状态设置为有效内存在CPU。
当第一处理器为GPU时，同步模块202若确定当前GPU的同步状态为有效内存在CPU，可将有效内存从CPU同步到当前GPU，向上层应用返回有效内存在当前GPU中的内存地址，并将当前GPU的同步状态设置为内存已同步。
若确定当前GPU的同步状态为有效内存在其它GPU，同步模块202可将有效内存从其它GPU同步到当前GPU，向上层应用返回有效内存在当前GPU中的内存地址，并将当前GPU的同步状态设置为有效内存在当前GPU。
进一步地，若确定至少两个其它GPU中包含有效内存，同步模块202可根据各其它GPU与当前GPU之间的链路的链路性能及链路负载，从至少两个其它GPU中选出一个最优GPU，将有效内存从最优GPU同步到当前GPU。
若确定当前GPU的同步状态为有效内存在当前GPU，同步模块202可直接向上层应用返回有效内存在当前GPU中的内存地址。
若确定当前GPU的同步状态为内存已同步，同步模块202可直接向上层应用返回有效内存在当前GPU中的内存地址。
另外，若确定当前GPU中的有效内存发生了更新，同步模块202可将当前GPU的同步状态设置为有效内存在当前GPU，将其它GPU的同步状态设置为有效内存在其它GPU。
图2所示装置实施例的具体工作流程请参照前述方法实施例中的相关说明，不再赘述。
总之，采用本申请装置实施例所述方案，可通过上层应用实现对于CPU和GPU的内存同步的有效管理，实现了根据实际需要进行的内存同步，进而减少了不必要的内存传输开销等；并且，通过为GPU设置不同的同步状态，可准确确定出是否需要进行内存同步以及如何进行内存同步等，从而提升了内存同步的准确性等；另外，在进行内存同步时，可基于链路性能和链路负载来选择最优GPU，从而可有效减少数据传输时延，提升同步效率等。
根据本申请的实施例，本申请还提供了一种电子设备和一种可读存储介质。
如图3所示，是根据本申请实施例所述方法的电子设备的框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本申请的实现。
如图3所示，该电子设备包括：一个或多个处理器Y01、存储器Y02，以及用于连接各部件的接口，包括高速接口和低速接口。各个部件利用不同的总线互相连接，并且可以被安装在公共主板上或者根据需要以其它方式安装。处理器可以对在电子设备内执行的指令进行处理，包括存储在存储器中或者存储器上以在外部输入/输出装置(诸如，耦合至接口的显示设备)上显示图形用户界面的图形信息的指令。在其它实施方式中，若需要，可以将多个处理器和/或多条总线与多个存储器和多个存储器一起使用。同样，可以连接多个电子设备，各个设备提供部分必要的操作(例如，作为服务器阵列、一组刀片式服务器、或者多处理器系统)。图3中以一个处理器Y01为例。
存储器Y02即为本申请所提供的非瞬时计算机可读存储介质。其中，所述存储器存储有可由至少一个处理器执行的指令，以使所述至少一个处理器执行本申请所提供的方法。本申请的非瞬时计算机可读存储介质存储计算机指令，该计算机指令用于使计算机执行本申请所提供的方法。
存储器Y02作为一种非瞬时计算机可读存储介质，可用于存储非瞬时软件程序、非瞬时计算机可执行程序以及模块，如本申请实施例中的方法对应的程序指令/模块。处理器Y01通过运行存储在存储器Y02中的非瞬时软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例中的方法。
存储器Y02可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据电子设备的使用所创建的数据等。此外，存储器Y02可以包括高速随机存取存储器，还可以包括非瞬时存储器，例如至少一个磁盘存储器件、闪存器件、或其他非瞬时固态存储器件。在一些实施例中，存储器Y02可选包括相对于处理器Y01远程设置的存储器，这些远程存储器可以通过网络连接至电子设备。上述网络的实例包括但不限于互联网、企业内部网、区块链网络、局域网、移动通信网及其组合。
电子设备还可以包括：输入装置Y03和输出装置Y04。处理器Y01、存储器Y02、输入装置Y03和输出装置Y04可以通过总线或者其他方式连接，图3中以通过总线连接为例。
输入装置Y03可接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入，例如触摸屏、小键盘、鼠标、轨迹板、触摸板、指示杆、一个或者多个鼠标按钮、轨迹球、操纵杆等输入装置。输出装置Y04可以包括显示设备、辅助照明装置和触觉反馈装置(例如，振动电机)等。该显示设备可以包括但不限于，液晶显示器、发光二极管显示器和等离子体显示器。在一些实施方式中，显示设备可以是触摸屏。
此处描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、专用集成电路、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
这些计算程序(也称作程序、软件、软件应用、或者代码)包括可编程处理器的机器指令，并且可以利用高级过程和/或面向对象的编程语言、和/或汇编/机器语言来实施这些计算程序。如本文使用的，术语“机器可读介质”和“计算机可读介质”指的是用于将机器指令和/或数据提供给可编程处理器的任何计算机程序产品、设备、和/或装置(例如，磁盘、光盘、存储器、可编程逻辑装置)，包括，接收作为机器可读信号的机器指令的机器可读介质。术语“机器可读信号”指的是用于将机器指令和/或数据提供给可编程处理器的任何信号。
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，阴极射线管或者液晶显示器监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网、广域网、区块链网络和互联网。
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本申请中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本申请公开的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本申请保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本申请的精神和原则之内所作的修改、等同替换和改进等，均应包含在本申请保护范围之内。
Claims (18)
1.一种内存同步方法，其特征在于，包括：
获取上层应用针对第一处理器的内存获取请求；
根据当前图形处理器GPU的同步状态，确定有效内存所在位置，所述有效内存为请求获取的内存数据；
其中，若所述第一处理器为中央处理器CPU，则第二处理器为GPU，若所述第一处理器为GPU，则所述第二处理器为CPU，所述GPU的数量至少为两个，包括当前GPU及其它GPU，所述当前GPU为当前正在使用的GPU；
若所述有效内存所在位置为所述第二处理器，则将所述有效内存从所述第二处理器同步到所述第一处理器，并向所述上层应用返回所述有效内存在所述第一处理器中的内存地址，包括：
当所述第一处理器为CPU时，若所述当前GPU的同步状态为有效内存在当前GPU或有效内存在其它GPU，则将所述有效内存从所在的GPU同步到所述CPU，向所述上层应用返回所述有效内存在所述CPU中的内存地址，并将所述有效内存所在的GPU的同步状态设置为内存已同步；
当所述第一处理器为GPU时，若所述当前GPU的同步状态为有效内存在CPU，则将所述有效内存从所述CPU同步到所述当前GPU，向所述上层应用返回所述有效内存在所述当前GPU中的内存地址，并将所述当前GPU的同步状态设置为内存已同步。
2.根据权利要求1所述的方法，其特征在于，
该方法进一步包括：若至少两个GPU中包含所述有效内存，则根据各GPU与所述CPU之间的链路的链路性能及链路负载，从所述至少两个GPU中选出一个最优GPU，将所述有效内存从所述最优GPU同步到所述CPU。
3.根据权利要求1所述的方法，其特征在于，
该方法进一步包括：
若所述当前GPU的同步状态为内存已同步，则直接向所述上层应用返回所述有效内存在所述CPU中的内存地址；
若所述当前GPU的同步状态为有效内存在CPU，则直接向所述上层应用返回所述有效内存在所述CPU中的内存地址。
4.根据权利要求1所述的方法，其特征在于，
该方法进一步包括：若确定所述CPU中的所述有效内存发生了更新，则将各GPU的同步状态设置为有效内存在CPU。
5.根据权利要求1所述的方法，其特征在于，
该方法进一步包括：若所述当前GPU的同步状态为有效内存在其它GPU，则将所述有效内存从所述其它GPU同步到所述当前GPU，向所述上层应用返回所述有效内存在所述当前GPU中的内存地址，并将所述当前GPU的同步状态设置为有效内存在当前GPU。
6.根据权利要求5所述的方法，其特征在于，
该方法进一步包括：若至少两个其它GPU中包含所述有效内存，则根据各其它GPU与所述当前GPU之间的链路的链路性能及链路负载，从所述至少两个其它GPU中选出一个最优GPU，将所述有效内存从所述最优GPU同步到所述当前GPU。
7.根据权利要求1所述的方法，其特征在于，
该方法进一步包括：
若所述当前GPU的同步状态为有效内存在当前GPU，则直接向所述上层应用返回所述有效内存在所述当前GPU中的内存地址；
若所述当前GPU的同步状态为内存已同步，则直接向所述上层应用返回所述有效内存在所述当前GPU中的内存地址。
8.根据权利要求1所述的方法，其特征在于，
该方法进一步包括：若确定所述当前GPU中的所述有效内存发生了更新，则将所述当前GPU的同步状态设置为有效内存在当前GPU，将其它GPU的同步状态设置为有效内存在其它GPU。
9.一种内存同步装置，其特征在于，包括：获取模块以及同步模块；
所述获取模块，用于获取上层应用针对第一处理器的内存获取请求；
所述同步模块，用于根据当前图形处理器GPU的同步状态，确定有效内存所在位置，所述有效内存为请求获取的内存数据，其中，若所述第一处理器为中央处理器CPU，则第二处理器为GPU，若所述第一处理器为GPU，则所述第二处理器为CPU，所述GPU的数量至少为两个，包括当前GPU及其它GPU，所述当前GPU为当前正在使用的GPU；若所述有效内存所在位置为所述第二处理器，则将所述有效内存从所述第二处理器同步到所述第一处理器，并向所述上层应用返回所述有效内存在所述第一处理器中的内存地址，包括：当所述第一处理器为CPU时，若所述当前GPU的同步状态为有效内存在当前GPU或有效内存在其它GPU，则将所述有效内存从所在的GPU同步到所述CPU，向所述上层应用返回所述有效内存在所述CPU中的内存地址，并将所述有效内存所在的GPU的同步状态设置为内存已同步；当所述第一处理器为GPU时，若所述当前GPU的同步状态为有效内存在CPU，则将所述有效内存从所述CPU同步到所述当前GPU，向所述上层应用返回所述有效内存在所述当前GPU中的内存地址，并将所述当前GPU的同步状态设置为内存已同步。
10.根据权利要求9所述的装置，其特征在于，
所述同步模块进一步用于，若确定至少两个GPU中包含所述有效内存，则根据各GPU与所述CPU之间的链路的链路性能及链路负载，从所述至少两个GPU中选出一个最优GPU，将所述有效内存从所述最优GPU同步到所述CPU。
11.根据权利要求9所述的装置，其特征在于，
所述同步模块进一步用于，若确定所述当前GPU的同步状态为内存已同步，则直接向所述上层应用返回所述有效内存在所述CPU中的内存地址；若确定所述当前GPU的同步状态为有效内存在CPU，则直接向所述上层应用返回所述有效内存在所述CPU中的内存地址。
12.根据权利要求9所述的装置，其特征在于，
所述同步模块进一步用于，若确定所述CPU中的所述有效内存发生了更新，则将各GPU的同步状态设置为有效内存在CPU。
13.根据权利要求9所述的装置，其特征在于，
所述同步模块进一步用于，若确定所述当前GPU的同步状态为有效内存在其它GPU，则将所述有效内存从所述其它GPU同步到所述当前GPU，向所述上层应用返回所述有效内存在所述当前GPU中的内存地址，并将所述当前GPU的同步状态设置为有效内存在当前GPU。
14.根据权利要求13所述的装置，其特征在于，
所述同步模块进一步用于，若确定至少两个其它GPU中包含所述有效内存，则根据各其它GPU与所述当前GPU之间的链路的链路性能及链路负载，从所述至少两个其它GPU中选出一个最优GPU，将所述有效内存从所述最优GPU同步到所述当前GPU。
15.根据权利要求9所述的装置，其特征在于，
所述同步模块进一步用于，若确定所述当前GPU的同步状态为有效内存在当前GPU，则直接向所述上层应用返回所述有效内存在所述当前GPU中的内存地址；若确定所述当前GPU的同步状态为内存已同步，则直接向所述上层应用返回所述有效内存在所述当前GPU中的内存地址。
16.根据权利要求9所述的装置，其特征在于，
所述同步模块进一步用于，若确定所述当前GPU中的所述有效内存发生了更新，则将所述当前GPU的同步状态设置为有效内存在当前GPU，将其它GPU的同步状态设置为有效内存在其它GPU。
17.一种电子设备，其特征在于，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-8中任一项所述的方法。
18.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使所述计算机执行权利要求1-8中任一项所述的方法。
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