CN111465910A - 具有电压斜率检测器的电压调节器及其方法 - Google Patents

Abstract

在某些方面，一种调节器包括耦合在供电轨与电路块之间的可变阻抗开关，其中可变阻抗开关具有可调节阻抗。调节器还包括电压电平比较器，该电压电平比较器被配置为将电路块处的块电压与参考电压进行比较，并且基于该比较来输出指示块电压是高于还是低于参考电压的第一信号。调节器还包括斜率检测器，该斜率检测器被配置为确定块电压是上升还是下降并且基于该确定来输出指示块电压是上升还是下降的第二信号。调节器进一步包括控制器，该控制器被配置为接收第一信号和第二信号并且基于第一信号和第二信号来控制可变阻抗开关的阻抗。

Description

具有电压斜率检测器的电压调节器及其方法

优先权声明

本专利申请要求于2017年12月15日提交的题为“GLOBALLY DISTRIBUTEDREGULATORS”的申请号15/844,168的优先权，该申请被转让给本申请的受让人并且在此通过引用明确地并入本文。

技术领域

本公开的各方面总体上涉及调节器，并且更特别地涉及电压调节器。

背景技术

通常，芯片上的多个电路块(例如，处理器)从公共供电轨接收功率，其中每个电路块经由相应头开关耦合到供电轨。当电路块处于活动状态时，相应头开关接通，从而在供电轨与该块之间提供低阻抗路径。在该情况下，该块处的电压大约等于供电轨上的供电电压。当电路块处于非活动状态时，相应头开关可以关断以节省功率。

发明内容

以下呈现一个或多个实现的简化概述，以提供对这种实现的基本理解。该概述不是所有预期实现的广泛概述，并且既不旨在标识所有实现的关键或重要元素，也不旨在界定任何或所有实现的范围。其唯一目的是以简化的形式呈现一个或多个实现的一些构思，作为稍后呈现的更详细描述的序言。

第一方面涉及一种调节器。该调节器包括耦合在供电轨与电路块之间的可变阻抗开关，其中可变阻抗开关具有可调节阻抗。该调节器还包括电压电平比较器，该电压电平比较器被配置为将电路块处的块电压与参考电压进行比较并且基于该比较来输出指示块电压是高于还是低于参考电压的第一信号。该调节器还包括斜率检测器，该斜率检测器被配置为确定块电压是上升还是下降并且基于该确定来输出指示块电压是上升还是下降的第二信号。该调节器进一步包括控制器，该控制器被配置为接收第一信号和第二信号并且基于第一信号和第二信号来控制可变阻抗开关的阻抗。

第二方面涉及一种用于电压调节的方法。该方法包括：将电路块处的块电压与参考电压进行比较；基于该比较来确定块电压是高于还是低于该参考电压；以及确定块电压是上升还是下降。该方法还包括基于关于块电压是高于还是低于参考电压的确定，以及关于块电压是上升还是下降的确定来控制供电轨与电路块之间的阻抗。

为了实现前述和相关目的，一个或多个实现包括下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实现的某些说明性方面。然而，这些方面仅指示可以采用各种实现原理的各种方式中的几种，并且所描述的实现旨在包括所有这些方面及其等同物。

附图说明

图1示出了根据本公开的某些方面的经由多个头开关共享公共供电轨的多个电路块的示例。

图2示出了根据本公开的某些方面的经由多个调节器共享公共供电轨的多个电路块的示例。

图3示出了根据本公开的某些方面的调节器的示例。

图4示出了根据本公开的某些方面的包括多个传输场效应晶体管(FET)的可变阻抗开关的示例性实现。

图5示出了根据本公开的某些方面的包括计数器的控制器的示例性实现。

图6示出了真值表的示例，其图示了根据本公开的某些方面的控制器的操作。

图7示出了时序图，其图示了根据本公开的某些方面的调节器的示例性操作。

图8示出了根据本公开的某些方面的包括多个传输FET的可变阻抗开关的示例，其中每个传输FET具有可调节尺寸。

图9示出了根据本公开的某些方面的电压电平比较器的示例性实现。

图10示出了根据本公开的某些方面的斜率检测器的示例性实现。

图11示出了根据本公开的某些方面的头开关的示例性实现。

图12示出了根据本公开的某些方面的还可以用作头开关的调节器的示例。

图13示出了根据本公开的某些方面的辅助调节器的示例。

图14示出了根据本公开的某些方面的包括控制调节器和辅助调节器的系统的示例。

图15示出了根据本公开的某些方面的调节器的示例性分布。

图16是示出根据本公开的某些方面的用于电压调节的方法的流程图。

图17示出了根据本公开的某些方面的电压比较器的示例性实现。

图18示出了根据本公开的某些方面的输出锁存器的示例性实现。

图19示出了根据本公开的某些方面的偏移补偿系统的示例。

图20示出了根据本公开的某些方面的偏置发生器的示例性实现。

图21示出了根据本公开的某些方面的电荷控制器件的示例性实现。

图22示出了根据本公开的某些方面的具有偏移补偿的电压电平比较器的示例。

图23示出了根据本公开的某些方面的包括两个电压比较器的电压电平比较器的示例。

图24示出了根据本公开的某些方面的具有偏移补偿的斜率检测器的示例。

图25示出了根据本公开的某些方面的包括两个电压比较器的斜率检测器的示例。

图26是示出根据本公开的某些方面的用于偏移校准的方法的流程图。

具体实施方式

结合附图，以下阐述的详细描述旨在作为对各种配置的描述，而并非旨在表示可以实践本文中描述的构思的唯一配置。详细描述包括具体细节，以提供对各种构思的透彻理解。然而，对于本领域技术人员明显的是，可以在没有这些具体细节的情况下实践这些构思。在一些实例中，以框图形式示出了公知的结构和组件，以避免使这些构思模糊。

片上系统(SoC)中的处理器通常依次执行多个任务，其中任务的时延要求可能会有所不同。当处理器执行具有长时延要求的任务时，处理器的时钟速度可能会降低。当处理器执行具有短时延要求的任务时，可能需要提高时钟速度才能执行任务。因此，处理器的时钟速度可以根据处理器正在执行的任务的时延要求而变化。

当时钟速度低时，可以降低处理器的供电电压以减小每个时钟周期消耗的能量。这是因为，低时钟速度允许处理器中的晶体管以较低开关速度并且因此以较低供电电压操作。当时钟速度高时，需要增加电压供应以增加晶体管的开关速度。在这点上，可以在被称为动态时钟和电压缩放(DCVS)的技术中，根据处理器的时钟速度来动态地缩放(调节)处理器的供电电压。该技术也可以称为动态电压和频率缩放(DVFS)。

降低供电电压减少了执行任务所需要的能量的量。这是因为，降低供电电压会减少每个时钟周期的能量的量，而不会改变执行任务所需要的时钟周期数。

当多个处理器共享同一供电轨时，DCVS的优势可能会减弱。这是因为供电轨上的供电电压需要被设置得足够高以支持具有最高时钟速度的处理器。因此，供电电压高于时钟速度较低的处理器所需要的电压，从而浪费了能量。

图1示出了共享公共供电轨105的多个电路块110、120和130(例如，多个处理器)的示例。在该示例中，电路块110、120和130(例如，处理器)分别通过头开关(HS)115、125和135耦合到供电轨105。当电路块处于活动状态时，相应头开关接通，从而在供电轨105与该块之间提供低阻抗(例如，几毫欧)路径。在该情况下，该块处的电压大约等于供电轨105上的供电电压(表示为“Vrail”)。当电路块处于非活动状态时，相应头开关可以关断以节省能量。

假定所有电路块110、120和130都处于活动状态，如果块110的时钟速度高于块120和130的时钟速度，则将供电轨105上的供电电压设置得足够高(例如，通过电源管理集成电路(PMIC))以支持块110的时钟速度。因此，供电轨105上的供电电压高于块120和130所需要的电压，块120和130以低于块110的时钟速度进行操作。这导致浪费能量。

因此，在以上方法中，所有块的供电电压由时钟速度最高的块(例如，块110)决定，从而导致针对以较低时钟速度操作的块(例如，块120和130)的能量浪费。

本公开的各方面通过将图1中的头开关115，125和135替换为数字子调节器(DSR)来解决上述问题。DSR允许将每个块的供电电压独立地设置为低于供电轨105上的供电电压Vrail的电压。因此，如果根据时钟速度最高的块来设置供电轨上的供电电压Vrail，则可以通过相应DSR将以较低时钟速度操作的每个块的供电电压设置为低于供电轨105上的供电电压Vrail的电压。如下面进一步讨论的，这减少了能量消耗。

下面的图2示出了共享共用供电轨205的多个电路块210、220和230(例如，处理器)的示例。在该示例中，电路块210、220和230(例如，处理器)分别通过数字子调节器(DSR)215、225和235耦合到供电轨205。每个DSR允许将相应块的供电电压独立地设置为低于供电轨205上的供电电压Vrail的供电电压。

例如，如果块210具有最高时钟速度，则可以将供电轨205上的供电电压Vrail设置为足够高(例如，通过PMIC)以支持块210的时钟速度。如果块220和230中的每个以低于块210的时钟速度进行操作，则可以通过相应的DSR 225和235将块220和230的供电电压(表示为“Vblk_1”和“Vblk_2”)设置为低于供电电压Vrail。因此，块220和230的供电电压不再由具有最高时钟速度的块(即，在该示例中的块210)决定。

块220和230的降低的供电电压减少了这些块所消耗的能量的量。在块220和230中的每个处的每个时钟周期(循环)节省的能量的量可以与供电轨205上的供电电压Vrail和该块处的供电电压之间的差成比例。

图3示出了根据本公开的一些方面的电压调节器310的示例性实现。调节器310可以被用于实现图2所示的DSR 215、225和235中的每个DSR。换言之，图2中的DSR 215、225和235中的每个DSR可以是图3所示的调节器310的单独实例(副本)。

调节器310耦合在供电轨305与电路块315(例如，处理器)之间。例如，如果调节器310被用于实现图2中的DSR 225，则供电轨305对应于图2中的供电轨205并且电路块315对应于图2中的电路块220。

调节器310包括控制电路320和可变阻抗开关330。可变阻抗开关330耦合在供电轨305与电路块315之间。可变阻抗开关330具有由来自控制电路320的控制信号设置的可调节(可调谐)阻抗。由于可变阻抗开关330耦合在供电轨305与电路块315之间，因此可变阻抗开关330允许控制电路320通过控制可变阻抗开关330的阻抗来控制供电轨305与电路块315之间的阻抗，如下面进一步讨论的。

在某些方面，可变阻抗开关330包括并联耦合在供电轨305与电路块315之间的多个传输场效应晶体管(FET)。在这些方面，控制电路320通过调节导通的传输FET的数目来调节可变阻抗开关330的阻抗，如下面进一步讨论的。

在操作中，控制电路320将块电压(表示为“Vblk”)与对应于期望(目标)块电压的参考电压(表示为“Vref”)进行比较。控制电路310基于该比较来控制可变阻抗开关330的阻抗，以使块电压Vblk保持接近参考电压Vref，如下面进一步讨论的。

在图3所示的示例性实现中，控制电路320包括电压电平比较器340、斜率检测器335和控制器350。控制器350被配置为基于电平比较器340的输出信号和斜率检测器335的输出信号来增加、减小或保持可变阻抗开关330的阻抗，如下面进一步讨论的。控制器350通过保持可变阻抗开关330的当前阻抗设置来保持可变阻抗开关330的阻抗。

电平比较器340接收块电压Vblk和参考电压Vref，将块电压Vblk与参考电压Vref进行比较，并且向控制器350输出指示块电压Vblk是高于还是低于参考电压Vref的信号。在图3中，电平比较器340的输出信号被标记为“Vblk_Hi”。在一些方面，输出信号Vlbk_Hi的逻辑状态指示块电压Vblk是高于还是低于参考电压Vref。例如，如果块电压Vblk高于参考电压Vref，则输出信号Vlbk_Hi可以为逻辑“1”，而如果块电压Vblk低于参考电压Vref，则输出信号Vlbk_Hi为逻辑“0”。

斜率检测器335接收块电压Vblk，检测块电压Vblk是上升还是下降(即，增加还是减小)，并且向控制器350输出指示块电压是上升还是下降的信号。斜率检测器335可以通过使用采样时钟(图3中未示出)对块电压Vblk的电压电平进行采样，来检测块电压是上升还是下降。在该示例中，斜率检测器335使用高通滤波器来生成块电压Vblk的高通滤波版本，并且查看块电压Vblk的高通滤波版本以确定块电压Vblk是上升还是下降。高通滤波器用作微分器，当输入上升时，该微分器输出正偏移，而当输入下降时，该微分器输出负偏移。

在图3中，斜率检测器335的输出信号被标记为“Vblk_Rise”。在一些方面，输出信号Vlbk_Rise的逻辑状态指示块电压是上升还是下降。例如，如果块电压上升，则输出信号Vlbk_Rise可以为逻辑“1”，而如果块电压下降，则输出信号Vlbk_Rise为逻辑“0”。

控制器350接收电平比较器340的输出信号Vblk_Hi和斜率检测器335的输出信号Vblk_Rise，并且基于输出信号Vblk_Hi和Vblk_Rise来控制可变阻抗开关330的阻抗。如果输出信号指示块电压Vblk低于参考电压Vref且下降，则控制器350减小可变阻抗开关330的阻抗以增加块电压Vblk。另一方面，如果输出信号指示块电压Vblk高于参考电压Vref且上升，则控制器350增加可变阻抗开关330的阻抗以减小块电压Vblk。

如果输出信号指示块电压Vblk低于参考电压Vref且上升，则控制器350保持(即，不改变)可变阻抗开关330的阻抗。在该情况下，可变阻抗开关330的阻抗未被改变，因为块电压Vblk正在以正确的方向前进，来减小块电压Vblk与参考电压Vref之间的差。

如果输出信号指示块电压Vblk高于参考电压Vref且下降，则控制器350保持(即，不改变)可变阻抗开关330的阻抗。在这种情况下，可变阻抗开关330的阻抗未被改变，因为块电压Vblk正在以正确的方向前进，来减小块电压Vblk与参考电压Vref之间的差。

因此，当块电压Vblk低于参考电压Vref且上升时、以及当块电压Vblk高于参考电压Vref且下降时，控制器350保持可变阻抗开关330的阻抗。这减小(抑制)了块电压Vblk围绕参考电压Vref的振荡，从而使块电压Vblk更稳定，如下面进一步讨论的。

当块电压Vblk下降到参考电压Vref以下时，控制器350通过减小可变阻抗开关330的阻抗来响应电压下降。在某个时刻，可变阻抗开关330的阻抗减小引起块电压Vblk开始返回朝着参考电压Vref上升。在发生这种情况时，控制器350保持可变阻抗开关330的阻抗。相反如果控制器350要继续降低可变阻抗开关330的阻抗，则控制器350可能会过度补偿可变阻抗开关330的阻抗，导致块电压Vblk大大超出参考电压Vref。在块电压Vblk低于参考电压Vref且上升时保持可变阻抗开关330的阻抗减小了电压过冲。

当块电压Vblk上升到参考电压Vref以上时，控制器350通过增加可变阻抗开关330的阻抗来进行响应。在某个时刻，可变阻抗开关330阻抗的增加引起块电压Vblk开始返回朝着参考电压Vref下降。在发生这种情况时，控制器350保持可变阻抗开关330的阻抗。相反如果控制器350要继续增加可变阻抗开关330的阻抗，则控制器350可能会过度补偿可变阻抗开关330的阻抗，导致块电压Vblk大大低于参考电压Vref。在块电压Vblk高于参考电压Vref且下降时保持可变阻抗开关330的阻抗减小了电压下冲。

因此，在块电压Vblk低于参考电压Vref且上升时保持可变阻抗开关330的阻抗减小了大电压过冲，并且在块电压Vblk高于参考电压Vref且下降时保持可变开关330的阻抗减小了大电压下冲。因此，块电压Vblk围绕参考电压Vref的振荡得以减小，从而使块电压Vblk更稳定。

如上所述，可变阻抗开关330可以包括并联耦合在供电轨305与电路块315之间的多个传输场效应晶体管(FET)，其中控制电路320通过调节导通的FET的数目来调节可变阻抗开关330的阻抗。在这点上，图4示出了一个示例，其中可变阻抗开关330包括耦合在供电轨305与电路块315之间的多个传输FET 415(1)至415(N)。在该示例中，控制器350通过多个控制线420(1)至420(N)中的相应控制线耦合到传输FET 415(1)至415(N)中的每个传输FET的栅极。这允许控制器350单独控制传输FET 415(1)至415(N)以调节可变阻抗开关330的阻抗。在图4所示的示例中，每个传输FET利用p型场效应晶体管(PFET)来实现。在该示例中，控制器350通过经由相应控制线向传输FET的栅极输出具有低电压(例如，地)的控制信号来导通特定传输FET。控制器350通过经由相应控制线向传输FET的栅极输出具有高电压(例如，Vrail)的控制信号来截止特定传输FET。

在该示例中，控制器350通过增加导通的传输FET 415(1)至415(N)的数目来减小可变阻抗开关330的阻抗。对于给定负载电流，较低阻抗会提高块电压Vblk。控制器350通过减少导通的传输FET 415(1)至415(N)的数目来增加可变阻抗开关330的阻抗。对于给定负载电流，较高阻抗会降低块电压Vblk。

在操作中，控制器350基于电平比较器340的输出信号Vblk_Hi和斜率检测器335的输出信号Vblk_Rise来控制导通的传输FET 415(1)至415(N)的数目(以及因此控制可变阻抗开关330的阻抗)。如果输出信号指示块电压Vblk低于参考电压Vref且下降，则控制器350增加导通的传输FET 415(1)至415(N)的数目以增加块电压Vblk。另一方面，如果输出信号指示块电压Vblk高于参考电压Vref且上升，则控制器350减少导通的传输FET 415(1)至415(N)的数目以降低块电压Vblk。

如果输出信号指示块电压Vblk低于参考电压Vref且上升，则控制器350保持(即，不改变)导通的传输FET 415(1)至415(N)的数目。另外，如果输出信号指示块电压Vblk高于参考电压Vref且下降，则控制器350保持(即，不改变)导通的传输FET 415(1)至415(N)的数目。如上所述，在块电压Vblk低于参考电压Vref且上升、以及在块电压Vblk高于参考电压Vref且下降时，保持可变阻抗开关330的阻抗减小(抑制)了块电压Vblk围绕参考电压Vref的振荡，从而使块电压Vblk更稳定。

图5示出了根据本公开的某些方面的控制器350的示例性实现。在该示例中，控制器350包括计数器510和计数解码器520。计数器510被配置为基于电平比较器340和斜率检测器335的输出信号来生成计数值，并且将计数值输出到计数解码器520。计数值指示待导通的传输FET 415(1)至415(N)的数目。

计数解码器520从计数器510接收计数值，并且将该计数值转换为N个控制信号，这些控制信号导通由计数值指示的数目的传输FET 415(1)至415(N)。每个控制信号控制传输FET 415(1)至415(N)中的相应传输FET，并且经由相应控制线420(1)至420(N)被输出到传输FET 415(1)至415(N)中的相应传输FET的栅极。对于其中利用PFET来实现传输FET 415(1)至415(N)的示例，计数解码器520通过向传输FET的栅极输出低压控制信号(例如，地)来导通FET，并且通过向传输FET的栅极输出高压控制信号(例如，Vrail)来截止传输FET。在该示例中，如果来自计数器510的计数值为1，则计数解码器520向传输FET之一的栅极输出低压控制信号并且向其余传输FET的栅极输出高压控制信号。在该情况下，传输FET之一导通。如果来自计数器510的计数值为2，则计数解码器520向两个传输FET的栅极输出低压控制信号并且向其余传输FET的栅极输出高压控制信号。在该情况下，两个传输FET导通。通常，在该示例中，低压控制信号的数目等于计数值，以便导通等于该计数值的数目的传输FET。

如上所述，计数器510基于电平比较器340和斜率检测器335的输出信号来生成计数值。在这点上，如果输出信号指示块电压Vblk低于参考电压Vref且下降，则计数器510使计数值递增。如果输出信号指示块电压Vblk高于参考电压Vref且上升，则计数器510使计数值递减。如果输出信号指示块电压Vblk低于参考电压Vref且上升，或者块电压Vblk高于参考电压Vref且下降，则计数器510保持计数值(即，不改变计数值)。

图6示出了真值表610的示例，其示出了根据本公开的某些方面的计数器510的逻辑运算。在该示例中，如果块电压Vblk高于参考电压Vref，则电压电平比较器340的输出信号Vlbk_Hi为逻辑“1”，而如果块电压Vblk低于参考电压Vref，则电压电平比较器340的输出信号Vlbk_Hi为逻辑“0”。另外，如果块电压Vblk上升，则斜率检测器335的输出信号Vlbk_Rise为逻辑“1”，而如果块电压Vblk下降，则斜率检测器335的输出信号Vlbk_Rise为逻辑“0”。

如真值表610所示，如果输出信号指示块电压Vblk低于参考电压Vref且下降(即，Vblk_Hi和Vblk_Rise均为0)，则计数器510使计数值递增。如果输出信号指示块电压Vblk高于参考电压Vref且上升(即，Vblk_Hi和Vblk_Rise均为1)，则计数器510使计数值递减。如果输出信号指示块电压Vblk低于参考电压Vref且上升(即，Vblk_Hi为0而Vblk_Rise为1)，则计数器保持计数值。最后，如果输出信号指示块电压高于参考电压且下降(即，Vblk_Hi为1而Vblk_Rise为0)，则计数器510保持计数值。

在一些方面，时钟信号(表示为“Clk”)被输入到电平比较器340、斜率检测器335和计数器510，以对电平比较器340、斜率检测器335和计数器510的操作进行计时。在这些方面，电平比较器340可以在时钟信号Clk的每个周期(循环)将块电压Vlbk与参考电压Vref比较一次，并且基于该比较来更新输出信号Vblk_Hi。另外，斜率检测器335可以在时钟信号Clk的每个周期(循环)确定一次块电压Vlbk是上升还是下降，并且基于该确定来更新输出信号Vblk_Rise。因此，在这些方面，被输入到计数器510的输出信号Vblk_Hi和Vblk_Rise在时钟信号Clk的每个周期(循环)被更新一次。

计数器510基于输出信号Vblk_Rise和Vblk_Hi的更新来在时钟信号Clk的每个周期将计数值更新一次，并且将更新后的计数值输出到计数解码器520。因此，导通的传输FET415(1)至415(N)的数目(以及因此可变阻抗开关335的阻抗)以时钟信号Clk的每个周期一次的速率进行更新。在这些方面，计数值的更新速率是时钟信号Clk的频率的函数。时钟信号Clk的频率越高，更新之间的周期越短并且因此更新速率越快。

图7示出了时序图710和720，其图示了根据本公开的某些方面的调节器310的示例性操作。在该示例中，时钟信号Clk的频率为2GHz。因此，在该示例中，电平比较器340的输出信号Vblk_Hi、斜率检测器335的输出信号Vblk_Rise和计数器510的计数值以每0.5纳秒一次的速率进行更新。

时序图710示出了随时间变化的块电压Vblk，并且时序图720示出了随时间变化的计数器510的计数值。在该示例中，负载电流突然出现较大增加，导致块电压Vblk下降到参考电压Vref以下。这导致块电压Vblk出现较大下降，如时序图710所示。响应于电压下降，计数器510每0.5纳秒使计数值递增，直到计数值达到5，如时序图720所示。在此期间，输出信号Vblk_Hi和Vblk_Rise指示块电压Vblk低于参考电压Vref且下降(即，Vblk_Hi和Vblk_Rise均为零)。

计数值的增加增加了导通的FET的数目，并且因此降低了可变阻抗开关330的阻抗。可变阻抗开关330的阻抗的降低引起块电压Vblk开始上升回参考电压Vref，如时序图710所示。随着块电压Vblk上升回参考电压Vref，计数器510将计数值保持为5，如时序图720所示。在此期间，输出信号Vblk_Hi和Vblk_Rise指示块电压Vblk低于参考电压Vref且上升(即，Vblk_Hi为0而Vblk_Rise为1)。在块电压Vblk达到参考电压Vref之后，计数值在4到5之间切换，以使块电压保持接近参考电压Vref。

在图7中，在时间6ns、6.5ns和7ns时，调节器310调节可变阻抗开关330的阻抗，使得块电压Vblk在每个时钟周期在略高于参考电压Vref与略低于参考电压Vref之间交替。这是通过以下方式来实现的：使调节器310的响应时间小于一个时钟周期，使得当电压电平比较器和斜率检测器在一个时钟周期内对块电压进行采样时，控制器350能够基于下一时钟周期之前的采样后的块电压来调节可变阻抗开关330的阻抗。这样，在下一时钟周期内的块电压的样本反映了由可变阻抗开关330的阻抗的调节而引起的块电压的变化。

在某些方面，可以通过断言被输入到计数器510的复位输入的复位信号(表示为“Rst”)来将计数器510复位为预定计数值。可以将计数器510复位为零计数值或其他预定计数值。如上所述，在复位计数器510之后，可以基于电平比较器340的输出信号Vblk_Hi和斜率检测器335的输出信号Vblk_Rise来递增和/或递减计数器510的计数值。

为了快速响应于大电压下降(例如，由于负载电流的突然增加)，期望调节器310快速大幅度地改变可变阻抗开关330的阻抗。这可以通过将多个传输FET 415(1)至415(N)替换为单个大传输FET代替来实现。大传输FET使得可变阻抗开关330的阻抗能够在一个时钟周期内大幅改变。然而，大传输FET具有比多个传输FET 415(1)至415(N)中的每个大得多的栅极电容。因此，切换大传输FET所需要的动态功率明显大于切换多个传输FET 415(1)至415(N)中的每个传输FET所需要的动态功率。因此，使用单个大传输FET的调节器每个时钟周期消耗的功率明显更多，这可能消除由调节器提供的功率节省。

可以通过增加可变阻抗开关330中的传输FET的数目并且减小每个传输FET的尺寸来减小调节器310的功率。但是，这会增加调节器对大电压下降的响应时间。例如，如果控制器310每个时钟周期(循环)导通一个传输FET，则控制器310响应于大电压下降需要大量时钟周期(循环)来导通大量的传输FET。如果传输FET的数目太大，则调节器可能无法足够快地对电压下降做出响应来防止电压下降引起块电路315中的时序违规。

因此，在以上示例中，在调节器操作功率与调节器响应时间之间存在折衷。增加可变阻抗开关330中的传输FET的数目以及减小每个传输FET的尺寸可以以减慢对大电压下降的响应时间为代价而降低了调节器的功率。因此，期望选择多个传输FET，其提供足够的功率节省以证明调节器310的额外开销是合理的，同时仍然为大电压下降提供足够快速的响应时间。

响应于大电压下降所需要的响应时间可以是谐振网络的谐振频率的函数，该谐振网络是由向供电轨305供电的配电网络(PDN)的电感和块电路315的电容形成的。在该示例中，期望调节器310对大电压下降的响应时间等于或小于谐振网络的谐振周期的一半。这可以通过以下方式来实现：选择可变阻抗开关330中的传输FET的数目(即，N)，使得N乘以一个时钟周期小于谐振周期的四分之一。在一个示例中，谐振网络的谐振频率可以是大约70MHz，这转化为大约14纳秒的谐振周期。在该示例中，期望调节器310对大电压下降的响应时间小于3.5纳秒。这可以通过在0.5纳秒的时钟周期内使用七个传输FET(即，N＝7)来实现。在这种情况下，控制器350能够在七个时钟周期内从可变阻抗开关330的最大阻抗转变为可变阻抗开关330的最小阻抗，这转换了3.5纳秒。

在某些方面，块电路315可以包括依次执行具有不同时延要求的两个或多个任务的处理器。在该示例中，操作状态管理器(未示出)可以根据由块电路315执行的任务来动态地缩放块电路315的时钟频率和/或块电压Vblk。例如，如果块电路315正在执行具有短时延要求的任务，则操作状态管理器可以增加时钟频率和块电压Vblk。另一方面，如果块电路315正在执行不需要快速执行的任务，则操作状态管理器可以降低时钟频率和块电压Vblk以节省功率。

在以上示例中，操作状态管理器可以通过将调节器310的参考电压Vref设置为目标电压电平来将块电压Vblk设置为目标电压电平。这是因为，如上所述，调节器310被配置为调节块电压Vblk以保持块电压Vblk接近参考电压Vref。操作状态管理器可以通过设置向时钟电路315提供时钟信号的可调节时钟发生器的频率来设置时钟电路315的时钟频率。被输入到时钟电路315的时钟信号可以不同于被输入到上述电平比较器340、斜率检测器340和计数器510的Clk的时钟信号。因此，块电路315的时钟信号不应当与上述时钟信号Clk混淆。

在某些方面，可变阻抗开关330中的传输FET 415(1)至415(N)中的每个传输FET具有可调节尺寸。在这些方面，可以根据块电路315的时钟频率来动态地缩放传输FET 415(1)至415(N)中的每个的尺寸，如下面进一步讨论的。

块电路315的最大负载电流可以与块电路315的时钟频率成比例。一般而言，时钟频率越高，最大负载电流越大。因此，对于比较低时钟频率更高的时钟频率，可变阻抗开关330需要能够处理更大的最大负载电流。在该示例中，对于更高的时钟频率，可以增加每个传输FET的尺寸，以允许可变阻抗开关330处理与更高的时钟频率相关联的更大的最大负载电流。对于较低的时钟频率，可以减小每个传输FET的尺寸，因为对于较低的时钟频率，需要由可变阻抗开关330处理的最大负载电流较低。减小每个传输FET的尺寸可以降低调节器310的功率，因为减小每个传输FET的尺寸可以降低切换每个传输FET所需要的动态功率，如下面进一步讨论的。因此，对于较低的时钟频率，可以减小每个传输FET的尺寸，以减小调节器310的功率。

图8示出了可变阻抗开关330的示例性实现，其中传输FET 415(1)至415(N)中的每个传输FET具有可调节尺寸。在该示例中，传输FET 415(1)至415(N)中的每个传输FET包括组件FET 815(1)(1)至815(N)(M)的相应集合。对于每个传输FET的组件FET的集合耦合在供电轨与块电路315之间(图8中未示出)。

传输FET 415(1)至415(N)中的每个传输FET还包括控制开关820(1)(1)至820(N)(M)的相应集合，其中每个控制开关耦合在相应组件FET的栅极与相应控制线之间。例如，传输FET 415(1)包括控制开关820(1)(1)至820(1)(M)的集合，其中每个控制开关耦合在组件FET 815(1)(1)至815(1)(M)中的相应组件FET的栅极与控制线420(1)之间，如图8所示。

传输FET 415(1)至415(N)中的每个传输FET还包括电源开关822(1)(1)至822(N)(M)的相应集合，其中每个电源开关耦合在相应组件FET的栅极与供电轨之间。例如，传输FET 415(1)包括电源开关822(1)(1)至822(1)(M)的集合，其中每个供电开关耦合在组件FET 815(1)(1)至815(1)(M)中的相应组件FET的栅极与供电轨之间，如图8所示。

在该示例中，调节器310包括尺寸解码器840，尺寸解码器840被配置为接收指示每个传输FET 415(1)至415(N)的尺寸的尺寸控制信号并且根据尺寸控制信号来设置每个传输FET 415(1)至415(N)的尺寸。如上所述，由尺寸控制信号指示的尺寸可以是电路块315的时钟速度的函数。

在操作中，尺寸解码器840通过控制耦合到相应控制线的相应组件FET的数目来设置每个传输FET 415(1)至415(N)的尺寸。更特别地，对于每个传输FET 415(1)至415(N)，对于较大尺寸尺寸解码器840将较大数目的相应组件FET耦合到相应控制线。将其余组件FET与相应控制线解耦。将其余组件FET与相应控制线解耦减少了调节器310的功率，因为控制器350没有浪费功率来驱动这些组件FET的栅极。

对于耦合到相应控制线的每个组件FET，尺寸解码器840闭合相应控制开关并且关断相应电源开关。因此，耦合到相应控制线的每个组件FET的导通/截止状态由相应控制线上的控制信号控制。由于尺寸解码器840通过闭合相应控制开关来将组件FET耦合到相应控制线，因此尺寸解码器840通过控制闭合的相应控制开关的数目来控制每个传输FET的尺寸。

对于与相应控制线解耦的每个组件FET，尺寸解码器840关断相应控制开关并且闭合相应电源开关。在该示例中，与相应控制线解耦的每个组件FET的栅极通过相应电源开关耦合到供电轨。假定利用PFET来实现每个组件FET，这将使与相应控制线解耦的每个组件FET截止。因此，在该示例中，与相应控制线解耦的每个组件FET被截止，而与相应控制线上的控制信号无关。

尽管在以上示例中，传输FET 415(1)至415(N)中的每个传输FET具有可调节尺寸，但是应当理解，不必是这种情况。例如，传输FET 415(1)至415(N)的子集可以各自具有可调节尺寸。

在一些方面，电平比较器340可以使用钟控电压比较器来实现。在这点上，图9示出了其中电平比较器340包括钟控电压比较器910的示例。钟控电压比较器910接收时钟信号Clk以用于钟控电压比较器910的定时操作。钟控电压比较器910具有正输入915、负输入920和输出925。在时钟信号Clk的每个周期(循环)内，比较器910将正输入915处的电压与负输入920处的电压进行比较，并且基于该比较来在输出925处生成输出信号。如果正输入915处的电压高于负输入920处的电压，则输出信号为逻辑“1”，而如果正输入915处的电压低于负输入920处的电压，则输出信号为0。在该示例中，比较器910的输出信号每个时钟周期(循环)更新一次。

为了实现电平比较器340，块电压Vblk耦合到比较器910的正输入915，并且参考电压Vref耦合到比较器910的负输入920，如图9所示。在该配置中，比较器910的输出925提供电平比较器340的输出信号Vblk_Hi，其中如果块电压Vblk高于参考电压Vref，则输出信号Vblk_Hi为逻辑“1”，而如果块电压Vblk低于参考电压Vref，则输出信号Vblk_Hi为逻辑“0”。

在一些方面，可以使用钟控电压比较器来实现斜率检测器335。在这点上，图10示出了其中斜率检测器335包括钟控电压比较器1010和高通滤波器1030的示例。钟控电压比较器1010接收时钟信号Clk以用于钟控电压比较器1010的定时操作。钟控电压比较器1010具有正输入1015、负输入1020和输出1025。在时钟信号Clk的每个周期(循环)内，比较器1010将正输入1015处的电压与负输入1020处的电压进行比较，并且基于该比较在输出1025处生成输出信号。如果正输入1015处的电压高于负输入1020处的电压，则输出信号为逻辑“1”，而如果正输入1015处的电压低于负输入1020处的电压，则输出信号为零。在该示例中，比较器1010的输出信号每时钟周期(循环)更新一次。

高通滤波器1030具有滤波器输入1032、滤波器输出1034和偏置输入1036。高通滤波器130在滤波器输入1032处接收块电压Vblk，并且对块电压Vblk进行高通滤波以在滤波器输出1034处生成滤波后的输出电压(表示为“Vfout”)。参考电压Vref被施加到偏置输入1036以偏置滤波器1030。在该示例中，高通滤波器1030充当微分器，在该微分器中，如果块电压Vblk增加(即，上升)，则滤波后的输出电压Vfout高于参考电压Vref，而如果块电压Vblk减小(即，下降)，则滤波后的输出电压Vfout低于参考电压Vref。因此，通过将滤波后的输出电压Vfout与参考电压Vref进行比较，滤波后的输出电压Vfout可以被用于确定块电压Vblk是上升还是下降，如下面进一步讨论的。

在图10所示的示例中，高通滤波器1030包括耦合在滤波器输入1032与滤波器输出1034之间的电容器C以及耦合在滤波器输出1034与偏置输入1036之间的电阻器R。

为了实现斜率检测器335，滤波后的输出电压Vfout耦合到比较器1010的正输入1015，并且参考电压Vref耦合到比较器1010的负输入1020。在该示例中，比较器1010的输出1025提供斜率检测器335的输出信号Vblk_Rise。当滤波后的输出电压Vfout高于参考电压Vref时，输出信号Vblk_Rise为逻辑“1”，这在块电压Vblk上升时发生。当滤波后的输出电压Vfout低于参考电压Vref时，输出信号Vblk_Rise为逻辑“0”，这在块电压Vblk下降时发生。

在以上示例中，斜率检测器335通过对块电压Vblk进行高通滤波来检测块电压Vblk的斜率。然而，应当理解，本公开不限于该示例。例如，斜率检测器335可以通过使用时钟信号Clk对块电压Vblk进行采样并且将块电压Vblk的当前样本与块电压Vblk的先前样本(即，在前一时钟周期内获取的块电压Vblk的样本)进行比较来检测块电压Vblk的斜率。在该示例中，如果块电压的当前样本高于块电压的先前样本，则斜率检测器335确定块电压Vblk上升，而如果块电压的当前样本低于块电压的先前样本，则斜率检测器335确定块电压Vblk下降。

在某些方面，调节器310可以包括头开关以使得调节器310在某些情况下能够用作头开关。例如，对于其中块电压Vblk的目标电压电平大约等于供电轨305的供电电压Vrail的情况，调节器310可以用作头开关以在供电轨305与块电路315之间提供低阻抗路径。在这种情况下不使用电压调节，因为在这种情况下电压调节可能不提供净功率节省。在另一示例中，调节器310可以在块电路315的上电期间用作头开关以对块电路315中的电容器进行预充电。

图11示出了根据本公开的某些方面的可以被包括在调节器310中的头开关1110的示例。在该示例中，头开关1110包括强传输FET 1115和弱传输FET 1120。传输FET 1115和1120耦合在供电轨305与块电路315之间(图11中未示出)。强FET 1115在导通时具有低阻抗(例如，几毫欧)，以在供电轨305与块电路315之间提供低阻抗。弱FET 1120在导通时与强FET 1115相比具有相对高的阻抗。这样做是为了限制流经弱FET 1120的电流量，如下面进一步讨论的。尽管在图11中未明确示出，但是强FET 1115在物理上可以大于弱FET 1120。

弱传输FET 1120的栅极由被标记为“Enable_Few”的控制信号控制。在图11所示的示例中，利用PFET来实现弱传输FET 1120。因此，在该示例中，Enable_Few信号为高(例如，Vrail)用于截止弱FET 1120，而Enable_Few信号为低(例如，地)用于导通弱传输FET 1120。

强传输FET 1115的栅极由被标记为“Enable_Rest”的控制信号控制。在图11所示的示例中，利用PFET来实现强传输FET 1125。因此，在该示例中，Enable_Rest信号为高(例如，Vrail)用于截止强FET 1115，而Enable_Rest信号为低(例如，地)用于导通强传输FET1115。

如上所述，头开关1110可以被用于块电路315的上电。在该示例中，在上电开始时，Enable_Few信号为低，而Enable_Rest信号为高。因此，最初，弱FET 1120被导通，而强FET1115被截止。这允许电流从供电轨305通过弱FET 1120流到块电路315，以对块电路315中的电容器进行预充电。弱FET 1120被用于对电容器进行预充电，以防止大的涌入电流流入块电路315中，这可能导致供电轨305上的大电压下降。如果改为使用强FET 1115来对电容器进行预充电，则大的浪涌电流将从供电轨305流到块电路，这是由于强FET 1115的低阻抗以及供电轨305与块电路315之间的初始大电压差。弱FET 1120的相对高的阻抗限制了流经弱FET 1120的电流，从而防止了大的浪涌电流。当块电路315的电容器被充电到接近供电电压Vrail的电压时，Enable_Rest信号从高电平转变到低电平以导通强FET 1115。一旦导通，强FET 1115在供电轨305与块电路315之间提供低阻抗路径。

图12示出了其中头开关1110被包括在调节器310中的示例。在该示例中，调节器310可以以头开关模式或调节模式操作。在头开关模式下，块电路315通过头开关1110耦合到供电轨305。例如，当块电压Vblk的目标电压电平大约等于供电轨305的供电电压Vrail时，调节器310可以以头开关模式操作。在这种情况下，可以使用Enable_Rest信号导通头开关1110中的强FET 1115，以在供电轨305与块电路315之间提供低阻抗路径。如上所述，调节器310也可以以头开关模式操作来给块电路315上电。

在调节模式下，如上所述，块电路315通过可变阻抗开关330耦合到供电轨305。在该模式下，控制电路320基于块电压Vblk的反馈来调节可变阻抗开关330的阻抗，以保持块电压Vblk接近参考电压Vref。调节模式允许通过将参考电压Vref设置为目标电压来将块电压Vblk设置为低于供电电压Vrail的目标电压。调节模式还可以通过相应地设置尺寸控制信号来允许将每个传输FET 415(1)至415(N)的尺寸设置为期望尺寸。如上所述，可以根据电路块315的时钟频率来缩放每个传输FET的尺寸。在调节模式下，弱FET 1120和强FET1115两者可以截止。

在某些方面，调节器310可以被用于控制另一调节器，其中另一调节器比调节器310具有更少开销。在下面的讨论中，调节器310被称为控制调节器310，而由调节器310控制的另一调节器被称为辅助调节器。

在这点上，如下面进一步讨论的，图13示出了由控制调节器310控制的辅助调节器1310的示例。更特别地，由控制调节器310的计数器510生成的计数值被输入到辅助调节器1310，以控制由辅助调节器1310进行的电压调节。由于辅助调节器1310由来自控制调节器310的计数值控制，因此可以从辅助调节器1310中省略电平比较器340、斜率检测器335和计数器510，从而与控制调节器310相比减少了开销。

在图13所示的示例中，辅助调节器1310包括可变阻抗开关1330、头开关1335、计数解码器1325和尺寸解码器1340。可变阻抗开关1330耦合在供电轨305与块电路315之间，并且可以使用图5所示的可变阻抗开关330来实现。在该示例中，可变阻抗开关1330包括多个传输FET(图13中未示出)，其中通过控制导通的传输FET的数目来控制可变阻抗开关1330的阻抗。

计数解码器1325从控制调节器310接收计数值，并且将该计数值转换成控制信号1320，该控制信号1320导通由该计数值指示的数目的传输FET。因此，可变阻抗开关1330中的导通的传输FET的数目(以及因此可变阻抗开关1330的阻抗)由来自控制调节器310的计数值来控制。

在该示例中，可变阻抗开关1330具有可调节传输FET尺寸，并且可以使用图8所示的示例性结构来实现。在这点上，尺寸解码器1340接收指示传输FET尺寸的尺寸控制信号，并且根据由尺寸控制信号指示的传输FET尺寸来设置可变阻抗开关1330中的每个传输FET的尺寸。尺寸控制信号可以与被输入到控制调节器310的尺寸解码器840的尺寸控制信号相同。因此，在该示例中，控制调节器310和辅助调节器1310可以具有相同的传输FET尺寸设置。

头开关1335耦合在供电轨305与块电路315之间，并且可以使用图11所示的头开关1110来实现。如上所述，头开关1335允许辅助调节器1310用作头开关。辅助调节器1310中的强FET由Enable_Rest信号控制，而辅助调节器1310中的弱FET由Enable_Few信号控制。

图14示出了其中可以使用控制调节器310和辅助调节器1310的示例性系统1405。在该示例中，控制调节器1310和辅助调节器1310耦合在供电轨305与块电路315之间。如图14所示，由控制调节器310的计数器510所生成的计数值被路由到辅助调节器1310以控制辅助调节器1310。

在该示例中，如上所述，系统1405包括时钟发生器1440，该时钟发生器1440被配置为生成用于对斜率检测器335、电平比较器340和计数器510的操作进行定时的时钟信号Clk。时钟信号Clk经由时钟线1434从时钟发生器1440被路由到控制调节器310。

系统1405还包括被配置为生成参考电压Vref的可调节电压发生器1430，该参考电压Vref经由电压线1432从发生器1430被路由到控制调节器310。可调节电压发生器1430被配置为调节参考电压Vref的电压电平来调节块电路315的块电压Vblk，如下面进一步讨论的。在某些方面，控制调节器310可以包括在电压线1432与电平比较器340之间的高通滤波器(未示出)，以滤除参考电压Vref中的噪声，使得被输入到电平比较器340的参考电压Vref干净。

系统1405还包括可调节时钟发生器1450，其被配置为生成用于块电路315(例如，处理器)的时钟信号。该时钟信号经由时钟线1455从可调节时钟发生器1450被路由到块电路315。可调节时钟发生器1450被配置为调节时钟信号的频率来调节块电路315的时钟频率，如下面进一步讨论的。

系统1405还包括操作状态管理器1410。操作状态管理器1410被配置为根据由块电路315执行任务的时延要求来缩放(调节)块电路315的时钟频率和/或块电压Vblk。操作状态管理器1410通过控制由可调节时钟发生器1450生成的时钟信号的频率来调节时钟频率。操作状态管理器1410通过调节由可调节电压发生器1430生成的参考电压Vref来调节块电压Vblk。控制调节器310接收参考电压Vref，并且调节块电压Vblk以保持块电压Vblk接近参考电压Vref。由于辅助调节器1310由控制调节器310控制，因此辅助调节器1310还调节块电压Vblk以保持块电压Vblk接近参考电压Vref。

在该示例中，块电路315可以包括依次执行具有不同时延要求的两个或多个任务的处理器。在该示例中，操作状态管理器1410可以监测由块电路315执行的任务，并且根据任务的时延要求来调节块电路315的时钟频率和/或块电压Vblk。例如，如果块电路315正在执行具有短时延要求的任务(例如，需要在短时间内执行的任务)，则操作状态管理器1410可以通过指令可调节时钟发生器1450增加时钟频率并且指令可调节电压发生器1430增加参考电压Vref来增加时钟频率和块电压Vblk。另一方面，如果块电路315正在执行不需要快速执行的任务，则操作状态管理器可以通过指令可调节时钟发生器1450减小时钟频率并且指令可调节电压发生器1430降低参考电压Vref来减小时钟频率和块电压Vblk。

操作状态管理器1410还可以基于块电路315的时钟频率来调节调节器310和1310的传输FET尺寸。在该示例中，操作状态管理器1410通过调节在尺寸控制信号中指示的传输FET尺寸来调节传输FET尺寸，该尺寸控制信号经由控制线1412被路由到调节器310和1310。在操作中，操作状态管理器1410可以针对较高的时钟频率增加传输FET尺寸，而针对较低的时钟频率减小传输FET尺寸。例如，与第二时钟频率相比，对于高于第二时钟频率的第一时钟频率，操作状态管理器1410可以将传输FET尺寸设置为更大的尺寸。

系统1405还可以包括电源管理器1420，电源管理器1420被配置为将电路块315从非活动状态上电到活动状态。例如，如果电路块315当前处于非活动状态并且电路块315需要执行一个或多个任务，则操作状态管理器1410可以指令电源管理器1420对电路块315上电。电源管理器1420生成Enable_Few信号，该信号经由控制线1414被路由到控制调节器310和辅助调节器1310。电源管理器1420还生成Enable_Rest信号，该信号经由控制线1416被路由到控制调节器310和辅助调节器1310。

为了对电路块上电，电源管理器1420将Enable_Few信号断言为低以导通调节器310和1310的头开关中的弱FET。这假定利用PFET来实现弱FET。在一些方面，控制线1414可以包括在控制调节器310与辅助调节器1310之间的一个或多个延迟元件(未示出)，以交错安排弱FET的激活。如上所述，先将弱FET导通以对块电路315中的电容器进行预充电。

在将块电路315中的电容器充电到接近供电电压Vrail的电压之后，电源管理器1420将Enable_Rest信号断言为低以导通调节器310和1310的头开关中的强FET。在该示例中，电源管理器1420可以感测电路块315上的电压，并且在感测到的电压达到接近供电电压Vrail的阈值电压时将Enable_Rest信号断言为低。备选地，电源管理器1420可以在从Enable_Few信号被断言为低的时间起经过时间延迟后将Enable_Rest信号断言为低。在一些方面，控制线1416可以包括在控制调节器310与辅助调节器1310之间的一个或多个延迟元件(未示出)，以交错安排强FET的激活。如上所述，导通强FET以在供电轨305与块电路315之间提供低阻抗。

如果块电压Vblk的目标电压电平大约等于供电电压Vrail，则操作状态管理器1410可以指令电源管理器1420保持强FET导通。在这种情况下，调节器310和1310以头开关模式操作。

如果块电压Vblk的目标电压电平低于供电电压Vrail(例如，低50毫伏或更多)，则操作状态管理器1420可以指令电源管理器1420截止强FET并且将参考电压Vref设置为目标电压电平。在这种情况下，调节器310和1310以调节模式操作以基于参考电压Vref来调节块电压Vblk。

尽管图14为了易于说明而示出了一个辅助调节器1310，但是应当理解，控制调节器310可以控制多个辅助调节器。例如，系统1405可以包括耦合在供电轨305与电路块315之间的多个辅助调节器，其中每个辅助调节器可以是图13所示的辅助调节器1310的单独实例(副本)。在该示例中，来自控制调节器310中的计数器510的计数值可以被路由到每个辅助调节器以控制每个辅助调节器。另外，在该示例中，尺寸控制信号、Enable_Few信号和Enable_Rest信号可以被路由到每个辅助调节器。

在某些方面，多个调节器可以遍及电路块315(例如，处理器)分布，以为电路块315的不同区域供电。在这点上，图15示出了遍及电路块315分布的多个调节器的示例，其中为了便于说明而用正方形描绘了正则的情况。注意，图15示出了电路块315的俯视图。在该示例中，调节器被分组为多个组1510(1)至1510(K)，其中每组包括相应的控制调节器和辅助调节器的相应集合。在图15中，控制调节器带有阴影，而辅助调节器则没有阴影。控制调节器和辅助调节器可以耦合在供电轨305与电路块315之间。每个控制调节器可以是控制调节器310的单独实例(副本)，并且每个辅助调节器可以是辅助调节器1310的单独实例(副本)。

在每个组1510(1)至1510(K)中，相应控制调节器控制该组中的相应辅助调节器。在这点上，每个控制调节器的计数值被路由到相应组中的辅助调节器。为了便于说明，在图15中未明确示出每个控制调节器与相应辅助调节器之间的各个连接。

在该示例中，参考电压Vref、尺寸控制信号、时钟信号Clk、Enable_Few信号和Enable_Rest信号可以被路由到每个控制调节器。而且，尺寸控制信号、Enable_Few信号和Enable_Rest信号可以被路由到每个辅助调节器。为了便于说明，在图15中未明确示出将上述信号路由到调节器的线。

Enable_Few信号可以经由控制线被路由到控制调节器和辅助调节器，其中在调节器之间具有延迟元件，以交错安排调节器的弱FET的激活。类似地，Enable_Rest信号可以经由控制线被路由到控制和辅助调节器，其中在调节器之间具有延迟元件，以交错安排调节器的强FET的激活。

图16是图示根据本公开的某些方面的用于电压调节的方法1600的流程图。方法1600可以由调节器310执行。

在步骤1610，将电路块处的块电压与参考电压进行比较。例如，可以使用电压电平比较器340将块电压与参考电压进行比较。

在步骤1620，基于该比较来确定块电压是高于还是低于参考电压。

在步骤1630，确定块电压是上升还是下降。例如，可以使用斜率检测器335来确定块电压是上升还是下降。

在步骤1640，基于关于块电压是高于还是低于参考电压的确定以及关于块电压是上升还是下降的确定来控制供电轨与电路块之间的阻抗。例如，如果块电压低于参考电压、且块电压下降，则阻抗可以减小，而如果块电压高于参考电压、且块电压上升，则阻抗可以增加。在另一示例中，如果块电压低于参考电压、且块电压上升，则可以保持阻抗，并且如果块电压高于参考电压、且块电压下降，则可以保持阻抗。

图17示出了根据本公开的某些方面的钟控电压比较器1705的示例。钟控电压比较器1705包括输入锁存器1710和输出锁存器1780。

输入锁存器1710包括第一输入FET 1712和第二输入FET 1714。第一输入FET 1712的栅极耦合到比较器1705的正输入(表示为“Vin_p”)，并且第二输入FET 1714的栅极耦合到比较器1705的负输入(表示为“Vin_n”)。在图17所示的示例中，利用NFET来实现每个输入FET。第一输入FET 1712和第二输入FET 1714的源极耦合到内部节点1778。

输入锁存器1710还包括彼此交叉耦合的第一反相器1740和第二反相器1745，其中第一反相器1740的输出1750耦合到第二反相器1745的输入1765，并且第二反相器1745的输出1755耦合到第一反相器1740的输入1760。第一反相器1740包括第一PFET 1734和第一NFET 1732。第一PFET 1734和第一NFET 1732的栅极耦合到第一反相器1740的输入1760，并且第一PFET 1734和第一NFET 1732的漏极耦合到第一反相器1740的输出1750。第一PFET1734的源极耦合到供电轨，并且第一NFET 1732的源极耦合到第一输入FET 1712的漏极。第二反相器1745包括第二PFET 1738和第二NFET 1736。第二PFET 1738和第二NFET 1736的栅极耦合到第二反相器1745的输入1765，并且第二PFET 1738和第二NFET 1736的漏极耦合到第二反相器1745的输出1755。第二PFET 1738的源极耦合到供电轨，并且第二NFET 1736的源极耦合到第二输入FET 1714的漏极。

输入锁存器1705还包括耦合在内部节点1778与地之间的采样NFET 1716。采样NFET 1716的栅极由时钟信号Clk驱动。如下面进一步讨论的，当时钟信号Clk为高时，采样NFET 1716被配置为将节点1778(以及因此输入FET 1712和1714的源极)耦合到地。

输入锁存器1705还包括复位PFET 1718、1720、1722、1724和1726。复位PFET 1718耦合在内部节点1778与供电轨之间。复位PFET 1720耦合在内部节点1770与供电轨之间，并且复位PFET 1724耦合在内部节点1775与供电轨之间。内部节点1770位于第一NFET 1732的源极与第一输入FET 1712的漏极之间，并且内部节点1775位于第二NFET 1736的源极与第二输入FET 1714的漏极之间，如图17所示。复位PFET 1726耦合在输入锁存器1710的第一输出(表示为“Out_p”)与供电轨之间，并且复位PFET 1722耦合在输入锁存器1710的第二输出(表示为“Out_n”)与供电轨之间。复位PFET 1718、1720、1722、1724和1726的栅极由时钟信号Clk驱动。如下面进一步讨论的，当时钟信号Clk为低时，复位PFET 1718、1720、1722、1724和1726被配置为将内部节点1770、1775和1778以及输出Out_p和Out_n耦合到供电轨。

在每个时钟周期(循环)期间，输入锁存器1710在时钟周期的复位阶段预充电，并且在时钟周期的评估阶段对输入锁存器1710的输入处的电压进行采样。在图17所示的示例中，时钟信号Clk在复位阶段为低，而在评估阶段为高。现在将在下面讨论根据本公开的某些方面的输入锁存器1710在一个时钟周期(循环)期间的示例性操作。

在复位阶段，时钟信号Clk为低，这使所有复位PFET 1718、1720、1722、1724和1726导通。因此，复位PFET 1720、1724和1718将内部节点1770、1775和1778分别耦合到供电轨，这使内部节点1770、1775和1778预充电至供电电压Vrail。注意，采样NFET 1716在复位阶段被截止，从而允许复位PFET 1718将内部节点1778预充电至供电电压Vrail。复位PFET 1726和1722将第一输出Out_p和第二输出Out_n分别耦合到供电电压，这使第一输出Out_p和第二输出Out_n预充电至供电电压Vrail。因此，在复位阶段结束时，内部节点1770、1775和1778以及输出Out_p和Out_n被预充电至供电电压Vrail。在复位阶段不对输入Vin_p和Vin_n处的电压进行采样。

当时钟信号Clk从低电平转变为高电平时，输入锁存器1710进入评估阶段，在评估阶段，对输入Vin_p和Vin_n处的电压进行采样。高时钟信号Clk使复位PFET 1718、1720、1722、1724和1726截止，这将内部节点1770、1775和1778以及输出Out_p和Out_n与供电轨解耦。高时钟信号Clk还导通采样NFET 1716，这通过采样NFET 1716将第一输入FET 1712和第二输入FET 1714的源极接地。这允许第一FET 1712和第二输入FET 1714将电流传导到地。

在评估阶段，第一输入FET 1712将正输入Vin_p处的电压转换为电流I1，并且第二输入FET 1714将负输入Vin_n处的电压转换为电流I2。流经第一输入FET 1712的电流I1降低了内部节点1770处的电压，并且流经第二输入FET 1714的电流I2降低了内部节点1775处的电压。

如果正输入Vin_P处的电压高于负输入Vin_n处的电压，则流经第一输入FET 1712的电流I1高(强)于流经第二输入FET 1714的电流I2，其中假定第一输入FET和第二输入FET相匹配。在该情况下，流经第一输入FET 1712的较高电流使内部节点1770比内部节点1775下降得更快。内部节点1770处的电压的下降使第一反相器1740中的第一NFET 1732导通。这是因为，随着内部节点1770(其耦合到第一NFET 1732的源极)处的电压减小，第一NFET1732的栅极到源极电压增加。当第一NFET 1732导通时，第一NFET 1732开始下拉第二输出Out_n，从而导致第二输出Out_n处的电压下降。

第二输出Out_n处的电压的减小然后引起第二反相器1745的第二PFET 1738导通。这是因为，第二输出Out_n耦合到第二PFET 1738的栅极。当第二PFET 1738导通时，第二PFET 1738将第一输出Out_p耦合到供电轨(并且因此拉高第一输出Out_p)。这触发了交叉耦合的反相器1740和1745的正反馈机制，其将第二输出Out_n拉低(例如，大约至地)并且将第一输出Out_p拉高(例如，大约至Vrail)。因此，当正输入Vin_p处的电压高于负输入Vin_n处的电压时，锁存器1710的第一输出Out_p和第二输出Out_n在评估阶段分别稳定到逻辑“1”和逻辑“0”。

如果负输入Vin_n处的电压高于正输入Vin_p处的电压，则流经第二输入FET 1714的电流I2高(强)于流经第一输入FET 1712的电流I1，其中假定第一输入FET和第二输入FET相匹配。在该情况下，流经第二输入FET 1714的较高电流使内部节点1775比内部节点1770下降得更快。内部节点1775处的电压的减小使第二反相器1745中的第二NFET 1736导通。这是因为，随着内部节点1775(其耦合到第二NFET 1736的源极)处的电压减小，第二NFET1736的栅极到源极电压增加。当第二NFET 1736导通时，第二NFET 1736开始下拉第一输出Out_p，从而导致第一输出Out_p处的电压下降。

第一输出Out_p处的电压的减小然后使第一反相器1740的第一PFET 1734导通。这是因为，第一输出Out_p耦合到第一PFET 1734的栅极。当第一PFET 1734导通时，第一PFET1734将第二输出Out_n耦合到供电轨(并且因此拉高第二输出Out_n)。这触发了交叉耦合的反相器1740和1745的正反馈机制，其将第一输出Out_p拉低(例如，大约至地)并且将第二输出Out_n拉高(例如，大约至Vrail)。因此，在评估阶段期间，当负输入Vin_n处的电压高于正输入Vin_p处的电压时，锁存器1710的第一输出Out_p和第二输出Out_n分别稳定到逻辑“0”和逻辑“1”。

因此，在复位阶段，内部节点1770、1775和1778以及输出Out_p和Out_n被预充电至Vrail。在评估阶段期间，对锁存器1710的输入处的电压进行采样，其中如果正输入Vin_p处的电压高于负输入Vin_n处的电压，则第一输出Out_p和第二输出Out_n分别稳定到“1”和“0”，而如果正输入Vin_p处的电压低于负输入Vin_n处的电压，则第一输出Out_p和第二输出Out_n分别稳定到“0”和“1”。

输出锁存器1780具有耦合到输入锁存器1710的第二输出Out_n的第一输入1782、耦合到输入锁存器1710的第一输出Out_p的第二输入1874、和输出(表示为“Vout”)。在评估阶段结束时，输出锁存器1780锁存第一输出Out_p处的逻辑值，并且在输出Vout处输出锁存的逻辑值，该输出Vout提供电压比较器1705的输出。如果正输入Vin_p处的电压高于负输入Vin_n处的电压，则锁存值为“1”，而如果正输入Vin_p处的电压低于负输入Vin_n处的电压，则锁存值为“0”。在下一时钟周期的复位阶段，输出锁存器1780继续在输出Vout处输出锁存值。在下一时钟周期的评估阶段期间，再次更新输出Vout。可以利用置位复位(SR)锁存器来实现输出锁存器1780，如下面进一步讨论的。

钟控电压比较器1705可以被用于实现电压电平比较器340。在该示例中，正输入Vin_p耦合到块电压Vblk，负输入Vin_n耦合到参考电压Vref，并且钟控电压比较器1705的输出Vout提供电压电平比较器340的输出信号Vblk_Hi。

钟控电压比较器1705还可以被用于实现图10所示的示例性斜率检测器335中的钟控电压比较器1010。在该示例中，正输入Vin_p耦合到高通滤波器1030的输出Vfout，负输入Vin_n耦合到参考电压Vref，并且钟控电压比较器1705的输出Vout提供斜率检测器335的输出信号Vblk_Rise。

图18示出了根据本公开的某些方面的利用SR锁存器来实现输出锁存器1780的示例。在该示例中，输出锁存器1780包括第一NAND门1810和第二NAND门1820。第一NAND门1810具有耦合到输入锁存器1710的第二输出Out_n的第一输入1812和耦合到第二NAND门1820的输出1826的第二输入1814。第一NAND门1810的输出1816耦合到输出锁存器1780的输出Vout。第二NAND门1820具有耦合到输入锁存器1710的第一输出Out_p的第一输入1822和耦合到第一NAND门1810的输出1816的第二输入1824。

在操作中，如果输入锁存器1710的第一输出Out_p和第二输出Out_n分别为“1”和“0”，则输出锁存器1780的输出Vout为“1”。当正输入Vin_p处的电压高于输入锁存器1710的负输入Vin_n处的电压时，这种情况会发生。如果输入锁存器1710的第一输出Out_p和第二输出Out_n分别为“0”和“1”，则输出锁存器1780的输出Vout为零。当正输入Vin_p处的电压低于输入锁存器1710的负输入Vin_n处的电压时，这种情况会发生。

如果输入锁存器1710的第一输出Out_p和第二输出Out_n均为“1”，则输出锁存器1780保持输出Vout处的当前逻辑值。这发生在时钟周期的复位阶段期间，因为第一输出Out_p和第二输出Out_n在复位阶段都被预充电为“1”。因此，在复位阶段，输出锁存器1780输出在前一时钟周期(循环)的评估阶段被锁存的逻辑值。

理想地，当正输入Vin_p和负输入Vin_n处的电压相等时，输入锁存器1710处于亚稳态。这确保了当正输入Vin_p处的电压略高于负输入Vin_n处的电压时，第一输出Out_p和第二输出Out_n分别为“1”和“0”，而当正输入Vin_n处的电压略低于负输入Vin_n处的电压时，第一输出Out_p和第二输出Out_n分别为“0”和“1”。

然而，实际上，输入锁存器1710具有输入偏移电压，当正输入Vin_p处的电压与负输入Vin_n处的电压发生偏移时，该输入偏移电压使输入锁存器1710进入亚稳态。输入偏移电压可能是由第一输入FET 1712与第二输入FET 1714之间的不匹配和/或输入锁存器1710的其他组件之间的不匹配引起的。这些不匹配可能是由于工艺变化和/或其他因素引起的，并且可能对温度敏感。

输入偏移电压负面地影响电压比较器1705的准确度，电压比较器1705的准确度又负面地影响并入电压比较器1705的电压调节器310的准确度。例如，数十毫伏的输入偏移可能引起电压调节器310将块电压Vblk调节至与参考电压Vref偏移几十毫伏的电压，从而使该调节器在很多情况下不合适。对于采用多个控制调节器的系统，控制调节器中的电平比较器的输入偏移电压可能会发生变化。这可能导致控制调节器中的一个控制调节器调节到比另一控制调节器更高的电压，在这种情况下，一个控制调节器向块电路供应的电流要大于其他控制调节器。

为了解决上述问题，可以采用偏移补偿系统来减小电压比较器1705的输入偏移电压。输入偏移电压的减小提高了电压比较器1705的准确度，继而，这提高了并入电压比较器1705的电压调节器310的准确度。这允许电压调节器310将块电压Vblk调节至接近参考电压Vref的电压(例如，在参考电压Vref的几毫伏内)。

在这点上，图19示出了根据本公开的某些方面的用于钟控电压比较器1705的偏移补偿系统的示例。在该示例中，偏移补偿系统包括第一补偿FET 1922、第二补偿FET 1924、偏移控制器1920和偏置发生器1910。

第一补偿FET 1922耦合在第一输入FET 1712的源极与内部节点1778之间，其中第一补偿FET 1922与第一输入FET 1712串联耦合。第二补偿FET 1924耦合在第二输入FET1714的源极与内部节点1778之间，其中第二补偿FET 1924与第二输入FET 1714串联耦合。在图19所示的示例中，利用NFET来实现补偿FET 1922和1924中的每个补偿。

偏置发生器1910被配置为在偏移控制器1920的控制下生成第一偏置电压(表示为“Ofst_p”)和第二偏置电压(表示为“Ofst_n”)。第一偏置电压Ofst_p被施加到第一补偿FET1922的栅极，并且第二偏置电压Ofst_n被施加到第二补偿FET 1924的栅极。如下面进一步讨论的，偏移控制器1920在偏移校准过程期间调节第一偏置电压Ofst_p和第二偏置电压Ofst_n，以减小电压比较器1705的输入偏移电压。

现在将讨论根据本公开的某些方面的偏移校准过程。在偏移校准过程的开始时，相同的电压被施加到输入锁存器1710的正输入Vin_p和负输入Vin_n。例如，参考电压Vref可以在偏移校准期间被施加到输入锁存器1710的正输入Vin_p和负输入Vin_n。理想地，由于相同的电压被施加到输入锁存器1710的正输入Vin_p和负输入Vin_n，所以输入锁存器1710处于亚稳态。但是，由于输入锁存器1710的输入偏移电压，因此，根据输入偏移电压的极性，电压比较器1705的输出为“1”或“0”。

偏移控制器1920感测电压比较器1705的输出处的逻辑值，并且基于感测到的逻辑值来确定第一偏置电压Ofst_p和第二偏置电压Ofst_n需要被调节以减小输入偏移电压的方向。例如，如果输出处的逻辑值为“1”，则偏移控制器1920可以增加第二偏置电压Ofst_n并且减小第一偏置电压Ofst_p以减小偏移电压。如果输出处的逻辑值为“0”，则偏移控制器1920可以增加第一偏置电压Ofst_p并且减小第二偏置电压Ofst_n以减小偏移电压。

在偏移校准期间，偏移控制器1920基于电压比较器1705的输出处的逻辑值来分步骤(以下称为校准步骤)调节偏置电压Ofst_p和Ofst_n。在每个校准步骤中，偏移控制器1920在输出逻辑值为“1”的情况下，将第一偏置电压Ofst_p减小小的量并且将第二偏置电压Ofst_n增加小的量，而在输出逻辑值为“0”的情况下，将第一偏置电压Ofst_p增加小的量并且将第二偏置电压Ofst_n减小小的量。在该示例中，在多个校准步骤之后，输出逻辑值可能最终开始在“1”与“0”之间切换。输出逻辑值的切换指示输入偏移电压相对较小，因为偏移控制器1920在每个校准步骤中将偏置电压Ofts_p和Ofst_n调节小的量。偏移控制器1920可以在输出逻辑值的第一切换之后或在输出逻辑值的多次切换之后保持偏置电压Oft_p和Ofst_n(即，停止调节偏置电压Oft_p和Ofst_n)。在偏移校准完成之后，偏移控制器1920可以将电压比较器1705切换到正常操作。

在正常操作期间，对于其中使用电压比较器来实现电压电平比较器340的示例，正输入Vin_p耦合到块电压Vblk。对于其中电压比较器被用于斜率检测器335的示例，正输入Vin_p耦合到高通滤波器1030的输出Vfout。

图20示出了根据本公开的某些方面的偏置发生器1910的示例性实现。在该示例中，偏置发生器1910包括电荷控制器件2110、第一偏置电容器Cp和第二偏置电容器Cn。第一偏置电容器Cp耦合在第一补偿FET 1922(图19所示)的栅极与地之间。在该示例中，第一偏置电容器Cp的电压为第一补偿FET 1922提供偏置电压Ofst_p。

第二偏置电容器Cn耦合在第二补偿FET 1924(图19所示)的栅极与地之间。在该示例中，第二偏置电容器Cn的电压为第二补偿FET 1924提供偏置电压Ofst_n。

在操作中，电荷控制器件2010经由控制线1915从偏移控制器1920接收控制信号，并且基于控制信号来调节偏置电压Ofst_p和Ofst_n。电荷控制器件2010通过向第一偏置电容器Cp添加电电荷或从中移除电荷来调节第一偏置电压Ofst_p，并且通过向第二偏置电容器Cn添加电荷或从中移除电荷来调节第二偏置电压Ofst_n。控制线1915可以包括单个信号线或并行的多个信号线。

在某些方面，对于每个校准步骤，偏移控制器1920可以向偏置发生器1910提供指令，以指示偏置发生器1910如何调节偏置电压Ofst_p和Ofst_n。

对于其中输出逻辑值为“1”的每个校准步骤，偏移控制器1920可以指令偏置发生器1910增加第二偏置电压Ofst_n并且减小第一偏置电压Ofst_p。为此，电荷控制器件2010向第二偏置电容器Cn添加少量电荷(这使第二偏置电压Ofst_n增加小的量)，并且从第一偏置电容器Cp中移除少量电荷(这使第一偏置电压Ofst_p减小小的量)。

对于其中输出逻辑为“0”的每个校准步骤，偏移控制器1920可以指令偏置发生器1910增加第一偏置电压Ofst_p并且减小第二偏置电压Ofst_n。为此，电荷控制器件2010向第一偏置电容器Cp添加少量电荷(这使第一偏置电压Ofst_p增加小的量)，并且从第二偏置电容器Cn中移除少量电荷(这使第二偏置电压Ofst_n减小小的量)。

因此，在该示例中，电荷控制器件2010通过控制第一偏置电容器Cp上的电荷量来控制第一偏置电压Ofst_p，并且通过控制第二偏置电容器Cn上的电荷量来控制第二偏置电压Ofst_n。

在某些方面，第一偏置电压Ofst_p和第二偏置电压Ofst_n被校准为高于参考电压Vref的电压电平。这提供了以下优点中的一项或多项。例如，通过将补偿FET 1922和1924偏置到大于参考电压Vref的电压，补偿FET的偏置电压Ofst_p和Ofst_n的变化可以导致比较器的输入偏移电压中的小得多的变化。这个属性允许对偏移电压进行更精细的调节。另外，通过将补偿FET 1922和1924偏置到大于参考电压Vref的电压，相对大的偏置电压噪声量导致比较器的偏移电压的少量变化，从而提供了对偏置电压噪声的良好抗扰性。此外，将补偿FET 1922和1924偏置到大于参考电压Vref的电压确保了比较器在整个校准电压范围内保持操作。如果补偿FET 1922和1924上的偏置电压变得太低，则这些FET被截止，并且比较器停止操作(即，比较器的输出值不受输入电压的影响)。

图21示出了根据本公开的某些方面的电荷控制器件2010的示例性实现。在该示例中，电荷控制器件2010包括开关控制器2110、第一开关2125、第二开关2135、第一存储电容器Cs1、第二存储电容器Cs2、第一开关器件2140和第二开关器件2150。

第一开关2125耦合在供电轨与节点2127之间，并且第一存储电容器Cs1耦合在节点2127与地之间。第一开关2125由开关控制信号Pmp_Chg控制，如下面进一步讨论的。第二开关2135耦合在参考电压Vref与节点2137之间，并且第二存储电容器Cs2耦合在节点2137与地之间。第二开关2135由开关控制信号Pmp_Chg控制，如下面进一步讨论的。

第一开关器件2140被配置为选择性地将第一偏置电容器Cp耦合到节点2127或节点2137。在图21中的示例中，第一开关器件2140包括耦合在节点2127与第一偏置电容器Cp之间的第三开关2142、以及耦合在节点2137与第一偏置电容器Cp之间的第四开关2144。第三开关2142由开关控制信号Ofst_Inc控制，并且第四开关2144由开关控制信号Ofst_Dec控制。

第二开关器件2150被配置为选择性地将第二偏置电容器Cn耦合到节点2127或节点2137。在图21中的示例中，第二开关器件2150包括耦合在节点2127与第二偏置电容器Cn之间的第五开关2152、以及耦合在节点2137与第二偏置电容器Cn之间的第六开关2154。第五开关2152由开关控制信号Ofst_Dec控制，并且第六开关2154由开关控制信号Ofst_Inc控制。

开关控制器2110基于来自偏移控制器1920的控制信号来生成开关控制信号Pmp_Chg、Ofst_Inc和Ofst_Dec。如下面进一步讨论的，开关控制器2110使用开关控制信号来控制开关2125、2135、2142、2144、2152和2154以调节第一偏置电容器Cp上的电荷量和第二偏置电容器Cn上的电荷量。

现在将讨论根据本公开的某些方面的电荷控制器件2010的示例性操作。在下面的讨论中，假定在偏移校准过程开始时，偏置电压Ofst_p和Ofst_n中的每个偏置电压最初都在供电电压Vrail与参考电压Vref之间。

为了在校准步骤中增加第二偏置电压Ofst_n并且减小第一偏置电压Ofst_p，开关控制器2150可以执行以下操作。在校准步骤的第一部分期间，开关控制器2150接通(即，闭合)第一开关2125和2135，并且关断(即，打开)第三开关2142、第四开关2144、第五开关2152和第六开关2154。因此，第一存储电容器Cs1通过第一开关2125耦合到供电轨，并且第二存储电容器Cs2通过第二开关2135耦合到参考电压Vref。这将第一存储Cs1的电压设置为大约为Vrail，并且将第二存储Cs2的电压设置为大约Vref。

在校准步骤的第二部分期间，开关控制器2110接通(即，闭合)第四开关2144和第五开关2152并且关断(即，打开)第一开关2125、第二开关2135、第三开关2142和第六开关2154。因此，第一偏置电容器Cp通过第四开关2144耦合到第二存储电容器Cs2。假定第一偏置电容器Cp上的电压高于Vref，这将导致电荷从第一偏置电容器Cp流到第二存储电容器Cs2，直到第一偏置电容器Cp和第二存储电容器Cs2上的电压近似相等。从第一偏置电容器Cp到第二存储电容器Cs2的电荷流动从第一偏置电容器Cp中移除了电荷，这减小了第一偏置电压Ofst_p。

此外，第二偏置电容器Cn通过第五开关2152耦合到第一存储电容器Cs1。这导致电荷从第一存储电容器Cs1流到第二偏置电容器Cn，直到第二偏置电容器Cn和第一存储电容器Cs1上的电压近似相等。从第一存储电容器Cs1到第二偏置电容器Cn的电荷流动将电荷添加到第二偏置电容器Cn，这增加了第二偏置电压Ofst_n。

因此，在校准步骤的第一部分期间，将第一存储电容器Cs1和第二存储电容器Cs2的电压分别设置为Vrail和Vref。在校准步骤的第二部分期间，电荷从第一偏置电容器Cp转移到第二存储电容器Cs2以减小第一偏置电压Ofst_p，并且电荷从第一存储电容器Cs1转移到第二偏置电容器Cn以增加第二偏置电压Ofst_n。如果存储电容器Cs1和Cs2的电容比偏置电容器Cp和Cn小得多，则在一个校准步骤中，偏置电压Ofst_p和Ofst_n的变化很小。这有助于在一个校准步骤中对偏移电压进行精细调节。

为了在校准步骤中增加第一偏置电压Ofst_p并且减小第二偏置电压Ofst_n，开关控制器2150可以执行以下操作。在校准步骤的第一部分期间，开关控制器2150接通(即，闭合)第一开关2125和2135，并且关断(即，打开)第三开关2142、第四开关2144、第五开关2152和第六开关2154。如上所述，这将第一存储器Cs1的电压设置为大约Vrail，并且将第二存储器Cs2的电压设置为Vref。

在校准步骤的第二部分期间，开关控制器2150接通(即，闭合)第三开关2142和第六开关2154并且打开(即，关断)第一开关2125、第二开关2135、第三开关2142和第六开关2154。因此，第一偏置电容器Cp通过第三开关2142耦合到第一存储电容器Cs1。这导致电荷从第一存储电容器Cs1流到第一偏置电容器Cp，直到第一偏置电容器Cp和第一存储电容器Cs1上的电压近似相等。从第一存储电容器Cs1到第一偏置电容器Cp的电荷流动将电荷添加到第一偏置电容器Cp，这增加了第一偏置电压Ofst_p。

此外，第二偏置电容器Cn通过第六开关2154耦合到第二存储电容器Cs2。假定第二偏置电容器Cn上的电压高于Vref，这将导致电荷从第二偏置电容器Cn流到第二存储电容器Cs2，直到第二偏置电容器Cn和第二存储电容器Cs2上的电压近似相等。从第二偏置电容器Cn到第二存储电容器Cs2的电荷流动从第二偏置电容器Cn中移除了电荷，这减小了第二偏置电压Ofst_n。

因此，在校准步骤的第一部分期间，第一存储电容器Cs1和第二存储电容器Cs2的电压分别被设置为Vrail和Vref。在校准步骤的第二部分期间，电荷从第一存储电容器Cs1转移到第一偏置电容器Cp以增加第一偏置电压Ofst_p，并且电荷从第二偏置电容器Cn转移到第二存储电容器Cs2以减小第二偏置电压Ofst_n。如果存储电容器Cs1和Cs2的电容比偏置电容器Cp和Cn小得多，则在一个校准步骤中的偏置电压Ofst_p和Ofst_n的变化很小。这有助于在一个校准步骤中对偏移电压进行精细调节。

在上面讨论中，假定在偏移校准过程开始时，偏置电压Ofst_p和Ofst_n中的每个偏置电压最初都在供电电压Vrail与参考电压Vref之间。但是，应当理解，在实际操作中，初始偏置电压可以在地与Vrail之间的任何位置。如果偏置电压从地开始，则在偏置电压达到校准范围之前，比较器可能无法工作。但是，即使比较器不工作(即，输出值不取决于输入电压)，校准过程最终也会使偏置电压进入校准电压范围(即，在Vrail与Vref之间)。一旦偏置电压在校准电压范围内，比较器便开始工作(即，输出值确实取决于输入值)。当偏置电压从地开始时，校准过程可能需要数百纳秒的时间才能将偏置电压带入校准电压范围。

如上所述，通过使存储电容器Cs1和Cs2中的每个存储电容器的电容远小于偏置电容器Cp和Cn中的每个偏置电容器的电容，可以在一个校准步骤中对第一偏置电压Ofst_p和第二偏置电压Ofst_n进行的调节很小。这是因为，第一偏置电压Ofst_p在一个校准步骤中的变化与Cs/(Cs+Cp)成比例，其中Cs是Cs1或Cs2，具体取决于在校准步骤中第一偏置电容器Cp耦合到Cs1还是Cs2。这对于第二偏置电压Ofst_n也成立。在某些方面，可以选择偏置电容器Cp和Cn的电容以及存储电容器Cs1和Cs2的电容，使得第一偏置电压Ofst_p和第二偏置电压Ofst_n中的每个偏置电压在一个校准步骤中的变化等于或小于供电电压Vrail的百分之十。在一个示例中，存储电容器Cs1和Cs2中的每个存储电容器可以具有大约2fF的电容，并且偏置电容器Cp和Cn中的每个偏置电容器可以具有大约128fF的电容。在该示例中，第一偏置电压Ofst_p和第二偏置电压Ofst_n中的每个偏置电压在一个校准步骤中的变化可以远小于供电电压Vrail的百分之十。每个校准步骤中的偏置电压的微小变化有助于对偏移电压进行精细调节。

在正常操作期间，偏移控制器2110关断开关2142、2144、2152和2154，以将偏置电容器Cp和Cn与存储电容器Cs1和Cs2解耦。这允许偏置电容器Cp和Cn在正常操作期间保持其电荷(并且因此保持偏置电压Ofst_p和Ofst_n)。由于电流泄漏，偏置电压Ofst_p和Ofst_n可能随着时间缓慢地劣化。在该情况下，电压比较器可以周期性地进行偏移校准以恢复偏置电压Ofst_p和Ofst_n。注意，图21示出了其中所有开关都打开的示例。

图22示出了根据本公开的某些方面的具有偏移补偿的电压电平比较器2205的示例性实现。电压电平比较器2205可以被用于实现电压调节器310中的电压电平比较器340。

电压电平比较器2205包括钟控电压比较器2220、偏移控制器2210、偏置发生器2230和校准开关2215。可以利用图19所示的钟控电压比较器1710来实现钟控电压比较器2120。在该示例中，钟控电压比较器2220包括补偿FET 1922和1924。偏置发生器2230被配置为为钟控电压比较器2220中的补偿FET 1922和1924生成偏置电压Ofst_p和Ofst_n，并且可以利用图20所示的偏置发生器1910来实现。偏移控制器2210被配置为在偏移校准期间使用偏置发生器2230来调节偏置电压Ofst_p和Ofst_n，以减小电压比较器2220的偏移电压。

校准开关2215耦合到电压比较器2220的正输入，并且被配置为选择性地将块电压Vblk或参考电压Vref耦合到电压比较器2220的正输入。如下面进一步讨论的，在偏移校准期间，偏移控制器2210使用控制信号Cal_Sel指令开关2215将参考电压Vref耦合到电压比较器2220的正输入。在正常操作期间，偏移控制器2210使用控制信号Cal_Sel指令开关2215将块电压Vblk耦合到电压比较器2220的正输入。

电压比较器2220的负输入耦合到参考电压Vref，并且电压比较器2220的输出为电平比较器2205提供输出信号Vblk_Hi。在该示例中，电压比较器2220的负输入在偏移校准和正常操作两者期间耦合到参考电压Vref。

偏移控制器2210被配置为以偏移校准模式或功能模式操作。在偏移校准模式下，偏移控制器2210指令校准开关2215将参考电压Vref耦合到电压比较器2220的正输入。因此，电压比较器2220的正和负输入均耦合到参考电压Vref。偏移控制器2210然后可以执行上面讨论的偏移校准过程以减小电压比较器2220的偏移电压。

在功能模式下，偏移控制器2210指令开关2215将块电压Vblk耦合到电压比较器2220的正输入。电压比较器2220然后可以将块电压Vblk与参考电压Vref进行比较，并且基于该比较来生成输出信号Vblk_Hi，如上所述。在图22所示的示例中，如果块电压高于参考电压，则输出信号Vblk_Hi为“1”，而如果块电压低于参考电压，则输出信号Vblk_Hi为“0”。

图23示出了根据本公开的某些方面的电压电平比较器2305的示例性实现，其中电压电平比较器2305包括第一钟控电压比较器2220(1)和第二钟控电压比较器2220(2)。在该示例中，一次使用第一钟控比较器和第二钟控比较器中的一个来生成输出信号Vblk_Hi，而对第一钟控比较器2220(1)和第二钟控比较器2220(2)中的另一个进行偏移校准，如下面进一步讨论的。电压电平比较器2305可以被用于实现电压调节器310中的电压电平比较器340。

电压电平比较器2305还包括偏移控制器2310、第一偏置发生器2230(1)、第二偏置发生器2230(2)、第一校准开关2215(1)、第二校准开关2215(2)和多路复用器2330。在该示例中，第一电压比较器2220(1)和第二电压比较器2220(2)中的每个电压比较器可以被实现为图19所示的钟控电压比较器1710的单独实例(副本)，其中第一电压比较器2220(1)和第二电压比较器2220(2)中的每个电压比较器包括相应补偿FET 1922和1924。

第一偏置发生器2230(1)被配置为生成用于第一电压比较器2220(1)中的补偿FET的偏置电压Ofst_p_1和Ofst_n_1，并且第二偏置发生器2230(2)被配置为生成用于第二电压比较器2220(2)中的偏置补偿FET的偏置电压Ofst_p_2和Ofst_n_2。偏置发生器2230(1)和2230(2)中的每个偏置发生器可以被实现为图20所示的偏置发生器1910的单独实例(副本)。

第一校准开关2215(1)耦合到第一电压比较器2220(1)的正输入，并且被配置为选择性地将块电压Vblk或参考电压Vref耦合到第一电压比较器2220(1)的正输入。第二校准开关2215(2)耦合到第二电压比较器2220(2)的正输入，并且被配置为选择性地将块电压Vblk或参考电压Vref耦合到第二电压比较器2220(2)的正输入。

第一电压比较器2220(1)的负输入耦合到参考电压Vref，并且第二电压比较器2220(2)的负输入耦合到参考电压Vref。

多路复用器2330具有耦合到第一电压比较器2220(1)的输出Vout_1的第一输入(表示为“0”)、以及耦合到第二电压比较器2220(2)的输出Vout_2的第二输入(表示为“1”)。多路复用器2330被配置为在偏移控制器2310的控制下，一次选择电压比较器2220(1)和2220(2)中的一个电压比较器，并且将电压比较器2220(1)和2220(2)中所选择的一个电压比较器的输出耦合到多路复用器2330的输出。在该示例中，多路复用器2330的输出提供电平比较器2305的输出信号Vblk_Hi。

在操作中，偏移控制器2310可以在以下两者之间交替：使用第一电压比较器2220(1)生成用于电平比较器2305的输出信号Vblk_Hi、以及使用第二电压比较器2220(2)生成用于电平比较器2305的输出信号Vblk_Hi。当第一电压比较器2220(1)被用于生成输出信号Vblk_Hi时，可以对第二电压比较器2220(2)进行偏移校准，反之亦然。

当第一电压比较器2220(1)被用于生成输出信号Vblk_Hi时，偏移控制器2310指令多路复用器2330来选择第一电压比较器2220(1)。在该情况下，第一电压比较器2220(1)的输出Vout_1耦合到电平比较器2305的输出。此外，偏移控制器2310指令第一校准开关2215(1)将块电压Vblk耦合到第一电压比较器2220(1)的正输入。在该情况下，第一电压比较器2220(1)将块电压Vblk与参考电压Vref进行比较，并且基于该比较来生成输出信号Vblk_Hi，如上所述。

在第一电压比较器2220(1)正被用于生成输出信号Vblk_Hi的同时，偏移控制器2310可以对第二电压比较器2220(2)执行偏移校准。在这点上，偏移控制器2310指令第二校准开关2215(2)将参考电压Vref耦合到第二电压比较器2220(2)的正输入。偏移控制器2310然后可以执行上面讨论的偏移校准过程，以减小第二电压比较器2220(2)的偏移电压。在针对第二电压比较器2220(2)完成偏移校准之后，偏移控制器2310可以指令多路复用器2330切换到第二电压比较器2220(2)，以使用第二电压比较器2220(2)来生成输出信号Vblk_Hi。

当第二电压比较器2220(2)被用于生成输出信号Vblk_Hi时，偏移控制器2310指令多路复用器2330选择第二电压比较器2220(2)。在该情况下，第二电压比较器2220(2)的输出Vout_2耦合到电平比较器2305的输出。此外，偏移控制器2310指令第二校准开关2215(2)将块电压Vblk耦合到第二电压比较器2220(2)的正输入。在该情况下，第二电压比较器2220(2)将块电压Vblk与参考电压Vref进行比较，并且基于该比较来生成输出信号Vblk_Hi，如上所述。

在第二电压比较器2220(2)正被用于生成输出信号Vblk_Hi的同时，偏移控制器2310可以对第一电压比较器2220(1)执行偏移校准。在这点上，偏移控制器2310指令第一校准开关2215(1)将参考电压Vref耦合到第一电压比较器2220(1)的正输入。偏移控制器2310然后可以执行上面讨论的偏移校准过程，以减小第一电压比较器2220(1)的偏移电压。在针对第一电压比较器2220(1)完成偏移校准之后，偏移控制器2310可以指令多路复用器2330切换回第一电压比较器2220(1)，以使用第一电压比较器2220(1)来生成输出信号Vblk_Hi。

图24示出了根据本公开的某些方面的具有偏移补偿的斜率检测器2405的示例性实现。斜率检测器2405可以被用于实现电压调节器310中的斜率检测器335。

斜率检测器2405包括钟控电压比较器2420、偏移控制器2410、偏置发生器2430、高通滤波器2412和校准开关2415。可以利用图19所示的钟控电压比较器1710来实现钟控电压比较器2420。在该示例中，钟控电压比较器2420包括补偿FET 1922和1924。偏置发生器2430被配置为为钟控电压比较器2420中的补偿FET 1922和1924生成偏置电压Ofst_p和Ofst_n，并且可以利用图20所示的偏置发生器1910来实现。高通滤波器2412被配置为对块电压Vblk进行高通滤波以生成滤波后的输出电压Vfout，并且可以利用图10所示的高通滤波器1030来实现。偏移控制器2410被配置为在偏移校准期间使用偏置发生器2430来调节偏置电压Ofst_p和Ofst_n，以减小电压比较器2420的偏移电压。

校准开关2415耦合到电压比较器2220的正输入，并且被配置为选择性地将滤波后的输出电压Vfout或参考电压Vref耦合到电压比较器2420的正输入。如下面进一步讨论的，在偏移校准期间，偏移控制器2410使用控制信号Cal_Sel指令开关2415将参考电压Vref耦合到电压比较器2420的正输入。在正常操作期间，偏移控制器2410使用控制信号Cal_Sel指令开关2415将滤波后的输出电压Vfout耦合到电压比较器2420的正输入。

电压比较器2420的负输入耦合到参考电压Vref，并且电压比较器2420的输出为斜率检测器2405提供输出信号Vblk_Rise。在该示例中，电压比较器2420的负输入在偏移校准和正常操作两者期间耦合到参考电压Vref。

偏移控制器2210被配置为以偏移校准模式或功能模式操作。在偏移校准模式下，偏移控制器2410指令校准开关2215将参考电压Vref耦合到电压比较器2420的正输入。因此，电压比较器2420的正和负输入均耦合到参考电压Vref。偏移控制器2410然后可以执行上面讨论的偏移校准过程以减小电压比较器2420的偏移电压。

在功能模式下，偏移控制器2410指令开关2415将滤波后的输出电压Vfout耦合到电压比较器2420的正输入。电压比较器2420然后可以将滤波后的输出电压Vfout与参考电压Vref进行比较，并且基于该比较来生成输出信号Vblk_Rise，如上所述。在图24所示的示例中，如果滤波后的输出电压高于参考电压，则输出信号Vblk_Rise为“1”，而如果滤波后的输出电压低于参考电压，则输出信号Vblk_Rise为“0”。

图25示出了根据本公开的某些方面的斜率检测器2505的示例性实现，该斜率检测器2505包括第一钟控电压比较器2420(1)和第二钟控电压比较器2420(2)。在该示例中，一次使用第一钟控比较器和第二钟控比较器中的一个钟控比较器来生成输出信号Vblk_Rise，而对第一钟控比较器2420(1)和第二钟控比较器2420(2)中的另一个钟控比较器进行偏移校准，如下面进一步讨论的。斜率检测器2505可以被用于实现电压调节器310中的斜率检测器335。

斜率检测器2505还包括偏移控制器2510、第一偏置发生器2430(1)、第二偏置发生器2430(2)、第一高通滤波器2412(1)、第二高通滤波器2412(2)、第一校准开关2415(1)、第二校准开关2415(2)和多路复用器2530。在该示例中，第一电压比较器2420(1)和第二电压比较器2420(2)中的每个电压比较器可以被实现为图19所示的钟控电压比较器1710的单独实例(副本)，其中第一电压比较器2420(1)和第二电压比较器2420(2)中的每个电压比较器包括相应补偿FET 1922和1924。

第一高通滤波器2412(1)被配置为对块电压Vblk进行高通滤波以生成第一滤波后的输出电压Vfout_1，并且第二高通滤波器2412(2)被配置为对块电压Vblk进行高通滤波以生成第二滤波后的输出电压Vfout_2。每个高通滤波器可以被实现为图10所示的高通滤波器1030的单独实例。

第一偏置发生器2430(1)被配置为生成用于第一电压比较器2420(1)中的补偿FET的偏置电压Ofst_p_1和Ofst_n_1，并且第二偏置发生器2430(2)被配置为生成用于第二电压比较器2420(2)中的偏置补偿FET的偏置电压Ofst_p_2和Ofst_n_2。偏置发生器2430(1)和2430(2)中的每个偏置发生器可以被实现为图20所示的偏置发生器1910的单独实例(副本)。

第一校准开关2415(1)耦合到第一电压比较器2420(1)的正输入，并且被配置为选择性地将第一滤波后的输出电压Vfout_1或参考电压Vref耦合到第一电压比较器2420(1)的正输入。第二校准开关2415(2)耦合到第二电压比较器2420(2)的正输入，并且被配置为选择性地将第二滤波后的输出电压Vfout_2或参考电压Vref耦合到第二电压比较器2420(2)的正输入。

第一电压比较器2420(1)的负输入耦合到参考电压Vref，并且第二电压比较器2420(2)的负输入耦合到参考电压Vref。

多路复用器2530具有耦合到第一电压比较器2420(1)的输出Vout_1的第一输入(表示为“0”)和耦合到第二电压比较器2420(2)的输出Vout_2的第二输入(表示为“1”)。多路复用器2430被配置为在偏移控制器2510的控制下一次选择电压比较器2420(1)和2420(2)中的一个电压比较器，并且将电压比较器2420(1)和2420(2)中的所选择的一个电压比较器的输出耦合到多路复用器2530的输出。在该示例中，多路复用器2530的输出提供斜率检测器2505的输出信号Vblk_Rise。

在操作中，偏移控制器2510可以在以下两者中交替：使用第一电压比较器2420(1)生成用于斜率检测器2505的输出信号Vblk_Rise、以及使用第二电压比较器2420(2)生成用于斜率检测器2505的输出信号Vblk_Rise。当第一电压比较器2420(1)被用于生成输出信号Vblk_Rise时，可以对第二电压比较器2420(2)进行偏移校准，反之亦然。

当第一电压比较器2420(1)被用于生成输出信号Vblk_Rise时，偏移控制器2510指令多路复用器2530选择第一电压比较器2420(1)。在该情况下，第一电压比较器2420(1)的输出Vout_1耦合到斜率检测器2505的输出。此外，偏移控制器2510指令第一校准开关2415(1)将第一滤波后的输出电压Vfout_1耦合到第一电压比较器2420(1)的正输入。在该情况下，第一电压比较器2420(1)将第一滤波后的输出电压Vfout_1与参考电压Vref进行比较，并且基于该比较来生成输出信号Vblk_Rise，如上所述。

在第一电压比较器2420(1)正在被用于生成输出信号Vblk_Rise的同时，偏移控制器2510可以对第二电压比较器2420(2)执行偏移校准。在这点上，偏移控制器2510指令第二校准开关2415(2)将参考电压Vref耦合到第二电压比较器2420(2)的正输入。偏移控制器2510然后可以执行上面讨论的偏移校准过程，以减小第二电压比较器2420(2)的偏移电压。在针对第二电压比较器2420(2)完成偏移校准之后，偏移控制器2510可以指令多路复用器2530切换到第二电压比较器2420(2)，以使用第二电压比较器2420(2)来生成输出信号Vblk_Rise。

当第二电压比较器2420(2)被用于生成输出信号Vblk_Rise时，偏移控制器2510指令多路复用器2530选择第二电压比较器2420(2)。在该情况下，第二电压比较器2420(2)的输出Vout_2耦合到斜率检测器2505的输出。此外，偏移控制器2510指令第二校准开关2415(2)将第二滤波后的输出电压Vfout_2耦合到第二电压比较器2420(2)的正输入。在该情况下，第二电压比较器2420(2)将第二滤波后的输出电压Vfout_2与参考电压Vref进行比较，并且基于该比较来生成输出信号Vblk_Rise，如上所述。

在第二电压比较器2420(2)正被用于生成输出信号Vblk_Rise的同时，偏移控制器2510可以对第一电压比较器2420(1)执行偏移校准。在这点上，偏移控制器2510指令第一校准开关2415(1)将参考电压Vref耦合到第一电压比较器2420(1)的正输入。偏移控制器2510然后可以执行上面讨论的偏移校准过程，以减小第一电压比较器2220(1)的偏移电压。在针对第一电压比较器2420(1)完成偏移校准之后，偏移控制器2510可以指令多路复用器2530切换回第一电压比较器2420(1)，以使用第一电压比较器2420(1)来生成输出信号Vblk_Rise。

图26是图示根据本公开的某些方面的用于电压比较器的偏移校准的方法2600的流程图。该方法可以由图19所示的偏移补偿系统执行。

在步骤2610，将第一偏置电压施加到第一补偿晶体管的栅极，其中第一补偿晶体管与电压比较器的第一输入晶体管串联耦合。例如，第一补偿晶体管可以对应于补偿FET1922或1924，并且第一输入晶体管可以对应于输入FET 1722或1724。

在步骤2620，将第二偏置电压施加到第二补偿晶体管的栅极，其中第二补偿晶体管与电压比较器的第二输入晶体管串联耦合。例如，第二补偿晶体管可以对应于补偿FET1922或1924，并且第二输入晶体管可以对应于输入FET 1722或1724。

在步骤2630，感测电压比较器的输出处的逻辑值。

在步骤2640，基于感测到的逻辑值来调节第一偏置电压和第二偏置电压。例如，调节第一偏置电压和第二偏置电压可以包括：如果感测到的逻辑值为“1”，则减小第一偏置电压并且增加第二偏置电压，而如果感测到的逻辑值为“0”，则增加第一偏置电压并且减小第二偏置电压。

应当理解，在不脱离本公开范围的情况下，上述电压比较器的正输入和负输入的连接可以颠倒。例如，应当理解，电压比较器910的正输入可以耦合到参考电压Vref，并且电压比较器910的负输入可以耦合到块电压Vblk。在该示例中，当块电压Vblk高于参考电压Vref时，输出信号Vblk_Hi为“0”，而当块电压Vblk低于参考电压Vref时，输出信号Vblk_Hi为“1”。在该情况下，控制器350可以将逻辑“0”解释为块电压Vblk高于参考电压Vref，而将逻辑“0”解释为块电压Vblk低于参考电压Vref。在另一示例中，应当理解，电压比较器1010的正输入可以耦合到参考电压Vref，并且电压比较器1010的负输入可以耦合到滤波后的输出电压Vfout。在该示例中，当块电压Vblk上升时，输出信号Vblk_Rise为“0”，而当块电压Vblk下降时，输出信号Vblk_Rise为“1”。在该情况下，控制器350可以将逻辑“0”解释为块电压Vblk上升，而将逻辑“1”解释为块电压Vblk下降。

此外，尽管以上使用其中利用NFET来实现输入FET的正极性钟控比较器的示例来讨论本公开的各方面，但是应当理解，本公开不限于该示例。例如，本公开的各方面也适用于负极性钟控比较器。在该示例中，图19所示的示例性输入锁存器可以在供电轨与地之间垂直翻转，其中图19所示的NFET可以利用PFET来实现，反之亦然。在该示例中，每个复位FET耦合在相应内部节点或输出与地之间，并且采样FET耦合在补偿FET的源极与供电轨之间。在该示例中，复位阶段在时钟信号Clk为高时发生，并且评估阶段在时钟信号Clk为低时发生。在复位阶段，内部节点和输出被复位为“0”，并且在评估阶段，补偿FET的源极耦合到供电轨。在该示例中，输出锁存器可以利用基于NOR门的SR锁存器而非图18所示的基于NAND门的SR锁存器来实现。这是因为，在该示例中，当基于NOR门的SR锁存器的两个输入均为“0”时，基于NOR门的SR锁存器保持当前输出逻辑值，并且在复位阶段，输入锁存器的输出被复位为“0”。正极性比较器可以例如被用于比较Vrail的一半与Vrail之间的电压，而负极性比较器可以例如被用于比较地与Vrail的一半之间的电压。一般而言，应当理解，根据本公开的各方面的偏移补偿系统不限于特定比较器结构，并且可以被用于其中补偿FET与比较器的输入FET串联耦合以调节比较器的偏移电压的不同类型的比较器结构。

应当理解，本公开不限于以上用于描述本公开的各方面的示例性术语。例如，评估阶段也可以被称为采样阶段、积分阶段或其他术语。在另一示例中，复位阶段也可以被称为预充电阶段或另一术语。在又一示例中，输入FET也可以被称为驱动FET或另一术语。

本文中使用诸如“第一”、“第二”等指定对元素的任何引用通常不限制这些元素的数量或顺序。相反，这些指定在本文中被用作区分两个或多个元素或元素实例的便利方式。因此，对第一元素和第二元素的引用并不表示只能采用两个元素，也不表示第一元素必须在第二元素之前。

上面讨论的控制器350、操作状态管理器1210、电源管理器1220以及偏移控制器1920、2210、2310、2410和2510可以通过被设计为执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散硬件组件(例如，逻辑门)、或其任何组合来实现。处理器可以通过执行包括用于执行功能的代码的软件来执行本文中描述的功能。软件可以存储在诸如RAM、ROM、EEPROM、光盘和/或磁盘等计算机可读存储介质上。

在本公开内，单词“示例性”被用于表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何实现或方面不必被解释为比本公开的其他方面优选或有利。同样，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。

应当理解，本公开不限于本文中公开的方法中的步骤的特定顺序或层次。应当理解，基于设计偏好，可以重新布置方法中的步骤的特定顺序或层次。随附的方法权利要求以示例顺序呈现了各个步骤的要素，而并不表示限于所呈现的特定顺序或层次，除非在其中具体叙述。

提供对本公开的先前描述以使得本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员而言将是明显的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以被应用于其他变型。因此，本公开内容不旨在限于本文中描述的示例，而是与符合本文公开的原理和新颖性特征的最宽范围相一致。

Claims (24)

1.一种调节器，包括：

可变阻抗开关，耦合在供电轨与电路块之间，其中所述可变阻抗开关具有可调节阻抗；

电压电平比较器，被配置为将所述电路块处的块电压与参考电压进行比较，并且基于所述比较来输出指示所述块电压是高于还是低于所述参考电压的第一信号；

斜率检测器，被配置为确定所述块电压是上升还是下降，并且基于所述确定来输出指示所述块电压是上升还是下降的第二信号；以及

控制器，被配置为接收所述第一信号和所述第二信号，并且基于所述第一信号和所述第二信号来控制所述可变阻抗开关的阻抗。

2.根据权利要求1所述的调节器，其中所述控制器被配置为：

如果所述第一信号指示所述块电压低于所述参考电压、并且所述第二信号指示所述块电压下降，则减小所述可变阻抗开关的阻抗；以及

如果所述第一信号指示所述块电压高于所述参考电压、并且所述第二信号指示所述块电压上升，则增加所述可变阻抗开关的阻抗。

3.根据权利要求2所述的调节器，其中所述控制器被配置为：如果所述第一信号指示所述块电压低于所述参考电压、并且所述第二信号指示所述块电压上升，则保持所述可变阻抗开关的阻抗。

4.根据权利要求2所述的调节器，其中所述控制器被配置为：如果所述第一信号指示所述块电压高于所述参考电压、并且所述第二信号指示所述块电压下降，则保持所述可变阻抗开关的阻抗。

5.根据权利要求1所述的调节器，其中所述可变阻抗开关包括传输晶体管，所述传输晶体管中的每个传输晶体管耦合在所述供电轨与所述电路块之间，并且所述控制器通过控制导通的所述传输晶体管的数目来控制所述可变阻抗开关的阻抗。

6.根据权利要求5所述的调节器，其中所述控制器还包括：

计数器，被配置为基于所述第一信号和所述第二信号来生成计数值；以及

计数解码器，被配置为基于所述计数值来控制导通的所述传输晶体管的数目。

7.根据权利要求6所述的调节器，其中所述计数器被配置为：

如果所述第一信号指示所述块电压低于所述参考电压、并且所述第二信号指示所述块电压下降，则增加所述计数值；以及

如果所述第一信号指示所述块电压高于所述参考电压、并且所述第二信号指示所述块电压上升，则减小所述计数值。

8.根据权利要求7所述的调节器，其中所述计数器被配置为：如果所述第一信号指示所述块电压低于所述参考电压、并且所述第二信号指示所述块电压上升，则保持所述计数值。

9.根据权利要求7所述的调节器，其中所述计数器被配置为：如果所述第一信号指示所述块电压高于所述参考电压、并且所述第二信号指示所述块电压下降，则保持所述计数值。

10.根据权利要求6所述的调节器，其中导通的所述传输晶体管的数目等于所述计数值。

11.根据权利要求5所述的调节器，其中所述传输晶体管中的第一传输晶体管具有可调节尺寸，并且所述调节器进一步包括尺寸解码器，所述尺寸解码器被配置为接收指示传输晶体管尺寸的尺寸控制信号，并且基于所述尺寸控制信号来设置所述传输晶体管中的所述第一传输晶体管的尺寸。

12.根据权利要求11所述的调节器，其中所述控制器通过控制线耦合到所述传输晶体管中的所述第一传输晶体管，并且其中所述传输晶体管中的所述第一传输晶体管包括：

组件晶体管；以及

控制开关，其中所述控制开关中的每个控制开关耦合在所述组件晶体管中的相应组件晶体管的栅极与所述控制线之间，并且所述尺寸解码器通过控制闭合的所述控制开关的数目来设置所述传输晶体管中的所述第一传输晶体管的尺寸。

13.根据权利要求12所述的调节器，其中所述传输晶体管中的每个传输晶体管具有可调节尺寸，并且所述尺寸解码器被配置为基于所述尺寸控制信号来设置所述传输晶体管中的每个传输晶体管的尺寸。

14.一种用于电压调节的方法，包括：

将电路块处的块电压与参考电压进行比较；

基于所述比较来确定所述块电压是高于还是低于所述参考电压；

确定所述块电压是上升还是下降；以及

基于关于所述块电压是高于还是低于所述参考电压的确定、以及关于所述块电压是上升还是下降的确定，来控制供电轨与所述电路块之间的阻抗。

15.根据权利要求14所述的方法，其中控制所述供电轨与所述电路块之间的阻抗包括：

如果所述块电压低于所述参考电压、并且所述块电压下降，则减小所述阻抗；以及

如果所述块电压高于所述参考电压、并且所述块电压上升，则增加所述阻抗。

16.根据权利要求15所述的方法，其中控制所述供电轨与所述电路块之间的阻抗包括：如果所述块电压低于所述参考电压、并且所述块电压上升，则保持所述阻抗。

17.根据权利要求15所述的方法，其中控制所述供电轨与所述电路块之间的阻抗包括：如果所述块电压高于所述参考电压、并且所述块电压下降，则保持所述阻抗。

18.根据权利要求14所述的方法，其中传输晶体管耦合在所述供电轨与所述电路块之间，并且控制所述供电轨与所述电路块之间的阻抗包括：控制导通的所述传输晶体管的数目。

19.根据权利要求18所述的方法，其中控制所述供电轨与所述电路块之间的阻抗包括：

基于关于所述块电压是高于还是低于所述参考电压的确定、以及关于所述块电压是上升还是下降的确定，来生成计数值；以及

基于所述计数值来控制导通的所述传输晶体管的数目。

20.根据权利要求19所述的方法，其中生成所述计数值包括：

如果所述块电压低于所述参考电压、并且所述块电压下降，则增加所述计数值；以及

如果所述块电压高于所述参考电压、并且所述块电压上升，则减小所述计数值。

21.根据权利要求20所述的方法，其中生成所述计数值包括：如果所述块电压低于所述参考电压、并且所述块电压上升，则保持所述计数值。

22.根据权利要求20所述的方法，其中生成所述计数值包括：如果所述块电压高于所述参考电压、并且所述块电压下降，则保持所述计数值。

23.根据权利要求18所述的方法，其中所述传输晶体管中的第一传输晶体管具有可调节尺寸，并且所述方法还包括：

接收指示传输晶体管尺寸的尺寸控制信号；以及

基于所述尺寸控制信号来设置所述传输晶体管中的所述第一传输晶体管的尺寸。

24.根据权利要求23所述的方法，其中所述传输晶体管中的所述第一传输晶体管包括：

组件晶体管；以及

控制开关，其中所述控制开关中的每个控制开关耦合在所述组件晶体管中的相应组件晶体管的栅极与控制线之间，并且设置所述传输晶体管中的所述第一传输晶体管的尺寸包括：基于所述尺寸控制信号来控制接通的控制开关的数目。

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