CN111447382A - 一种焦平面阵列非均匀性校正方法及校正电路 - Google Patents

Abstract

本发明公开了一种焦平面阵列非均匀性校正方法及校正电路，本发明通过在焦平面阵列读出电路中集成一非均匀性校正模块，非均匀性校正模块逐行逐列读出焦平面阵列中每个阵列像元的数字化输出信号，并将所述数字化输出信号与预先设定的像元输出目标值相比较，根据比较结果，调节第j列像元阵列偏置电路中的非均匀性调节电压的电压值，直至焦平面阵列探测器不再处于非均匀性校正调节模式，非均匀性校正模块停止工作，完成非均匀性校正。本发明非均匀性校正方法所采用的非均匀性校正模块结构简单，功耗及面积消耗低；使得焦平面阵列探测器本身能够实现非均匀性校正，不再需要外界输入非均匀性校正参数或对输出图像再次进行非均匀性处理。

Description

一种焦平面阵列非均匀性校正方法及校正电路

技术领域

本发明涉及微电子和光电子技术领域，尤其涉及一种焦平面阵列非均匀性校正方法及校正电路。

背景技术

焦平面阵列探测器是一种通过光电转换将红外、可见光、紫外等信号转换成电信号，并进行处理以得到物体视频图像的探测器。其核心组件包括接收信号辐射的像元阵列和收集像元产生的数据并实现放大输出的读出电路(ROIC：Read-Out IntegratedCircuits)。

焦平面阵列像元是一种采用MEMS工艺加工而成的具有双层或多层微桥结构、伞状结构的敏感单元，其尺寸可小达数个微米。大量像元组成的阵列即称为焦平面阵列。目前，随着像元尺寸的减小，焦平面阵列的规模从640×512发展到1024×1024，甚至可以达到2048×2048的规模大小。

读出电路是一种读取微小信号，并将之放大、滤波、转换和输出的电路，在焦平面阵列探测器中，读出电路实现收集阵列中每一个像元的数据，并将其放大、进行模数转换后输出。读出电路通常包括像元偏置电路、像元信号转换电路、像元阵列控制电路等部分。读出电路的像元偏置电路实现将像元接入到电路之中，并对其电流进行积分、采样、放大，以实现信号的初步采集。读出电路的像元信号转换电路实现将像元偏置电路产生的模拟信号转换成一定精度的数字信号。读出电路中的像元阵列控制电路一方面实现将阵列像元逐行的接入到像元偏置电路之中，另一方面实现将完成模数转换的像元数据有序的输出至片外。

为节约芯片面积，同时由于读出电路采取逐行对像元积分的方式，读出电路中的像元偏置电路一般采取列级像元共用的方式，即每列像元共用一个像元偏置电路。

由于焦平面阵列像元的加工制造过程中，由于材料的掺杂分布不均匀或者加工精度等问题往往会使阵列像元之间出现尺寸、分布、厚度等不一致等问题，这进一步会阵列像元的电学特性和热力学不同，致使红外焦平面阵列探测器广泛存在非均匀性的问题。非均匀性的存在使得焦平面阵列像元对外界信号的响应特性变得不一致，比如，探测器在接收分布均匀的信号时，不同特性的像元会输出不同的值。非均匀性问题使得探测器的探测结果出现偏差，严重影响其成像质量。

焦平面阵列探测器广泛采用非均匀性校正的方式来提高探测器的成像质量。目前主要存在两种非均匀性校正模式，一种是片外非均匀性校正，指的是焦平面阵列探测器本身不对非均匀性做任何处理，其工作交给片外的图像处理ASIC或者FPGA来实现，片外校正的优点是可以灵活地选取校正算法，适应性比较好，但是缺点也很明显，如果读出电路内部因非均匀性发生溢出，则片外校正就失去效果了。另一种是片内非均匀性校正，指的是通过在焦平面阵列探测器内部进行非均匀性补偿，其输出的数据是已经校正后的结果，因此有效的避免了片外矫正的缺点，但是其补偿数据的来源是通过测试，利用片外图像处理ASIC或者FPGA运算得到，而且焦平面阵列探测器在工作时，必须持续不断的接收片外输入的非均匀性校正数据。

因此，目前采用的两种非均匀性校正方式均需要片外图像处理ASIC或者FPGA的支持，这导致成像系统的体积、功耗变大，且复杂性增加。

发明内容

本发明所要解决的技术问题是目前非均匀性校正方式均需要片外图像处理ASIC或者FPGA的支持的问题，本发明提供了解决上述问题的一种焦平面阵列非均匀性校正方法及校正电路，在焦平面阵列探测器内部集成非均匀性校正模块，使得焦平面阵列探测器本身能够实现非均匀性校正，不再需要外界输入非均匀性校正参数或对输出图像再次进行非均匀性处理。

本发明通过下述技术方案实现：

一种焦平面阵列非均匀性校正方法，焦平面阵列探测器包括接收信号辐射的像元阵列和收集像元产生的数据并实现放大输出的读出电路，在焦平面阵列读出电路中集成一非均匀性校正模块，该焦平面阵列非均匀性校正方法包括以下步骤：

步骤1，调节焦平面阵列探测器，使之处于非均匀性校正调节模式；

步骤2，非均匀性校正模块接收并存储片外输入的像元输出数据目标值Tdata；

步骤3，焦平面阵列探测器读出电路的像元信号转换电路输出第i行、第j列像元P(i，j)的数字化信号Pdata；

步骤4，非均匀性校正模块采集像元P(i，j)的数字化信号Pdata，并将之与像元输出数据目标值Tdata相比较，并根据比较结果调节第j列像元偏置电路中的非均匀性调节电压Vdac值使像元输出值Pdata接近目标值Tdata；

步骤5，非均匀性校正模块根据一行的像元输出值逐列调节每列像元偏置电路中的非均匀性调节电压Vdac值，在像元信号转换电路开始输出下一行的像元输出数据时，非均匀性校正模块根据这一行的像元输出值Pdata与目标值Tdata的大小关系更新每列像元偏置电路中非均匀性调节电压Vdac值，直至一帧像元信号转换电路输出完成一帧的像元数据；

步骤6，循环执行步骤2至步骤5，对下一帧像元信号进行非均匀性校正。

工作原理是：基于目前非均匀性校正方式均需要片外图像处理ASIC或者FPGA的支持的问题，本发明采用上述方案通过在焦平面阵列读出电路中集成一非均匀性校正模块，所述非均匀性校正模块逐行逐列读出焦平面阵列中每个阵列像元的数字化输出信号Pdata，并将所述数字化输出信号与预先设定的像元输出目标值相比较，根据比较结果，调节第j列像元阵列偏置电路中的非均匀性调节电压的电压值，直至焦平面阵列探测器不再处于非均匀性校正调节模式，非均匀性校正模块停止工作，完成非均匀性校正过程。

本发明的非均匀性校正方法所采用的非均匀性校正模块结构简单，功耗及面积消耗低；使得焦平面阵列探测器本身能够实现非均匀性校正，不再需要外界输入非均匀性校正参数或对输出图像再次进行非均匀性处理。本发明适用于成像系统中焦平面阵列的非均匀性校正。

进一步地，步骤6中对下一帧像元信号进行非均匀性校正之前，非均匀性校正模块判断焦平面阵列探测器是否处于非均匀性校正调节模式，如果处于非均匀性校正调节模式，则继续执行步骤2至步骤5，根据像元信号转换电路输出的像元输出值Pdata与目标值Tdata的大小关系更新每列像元偏置电路中的非均匀性调节电压Vdac值；如果不再处于非均匀性校正调节模式，则非均匀性校正模块停止工作，完成非均匀性校正过程。

进一步地，步骤5中，非均匀性校正模块在根据一行像元输出数据完成调节所有列的像元偏置电路中的非均匀性调节电压后，在进行下一行像元数据读取、比较、像元偏置电路中的非均匀性调节电压的调节时，其调节值在已有的根据上一行像元输出数据调节的像元偏置电路中的非均匀性调节电压调节值的基础之上进行调节。

进一步地，步骤4中所述的根据比较结果调节第j列像元偏置电路中的非均匀性调节电压Vdac值使像元输出值Pdata接近目标值Tdata，具体包括：

当该列像元输出值Pdata小于目标值Tdata时，调节该列像元偏置电路中的非均匀性调节电压Vdac值，使该列像元输出值Pdata增加；

当该列像元输出值Pdata大于目标值Tdata时，调节该列像元偏置电路中的非均匀性调节电压Vdac值，使该列像元输出值Pdata减小。

进一步地，步骤4中非均匀性校正模块在接收采集某一列像元的输出数据Pdata时，需同时接收该列像元偏置电路当前的非均匀性调节电压Vdac值，在完成像元输出值Pdata与目标值Tdata的大小比较后，更新非均匀性调节电压Vdac值，并将其更新至该列的像元偏置电路。

进一步地，每列像元共用一个像元偏置电路及读出通道，对该列像元偏置电路中的非均匀性调节电压的调节，使该列像元输出数据定向增加或减小。本发明通过调节列级共用像元偏置电路的偏置电压，有效地解决了采用列级共用像元偏置电路及读出通道方案的焦平面阵列探测器存在的列与列之间存在严重的非均匀性问题。

进一步地，所述像元偏置电路中的非均匀性调节电压Vdac值存在一初始默认值，并通过非均匀性校正模块的调节使其增加或减小。

进一步地，所述像元偏置电路中的非均匀性调节电压Vdac值为一模拟电压值，其值通过数模转换电路生成，其数字信号来源于非均匀性校正模块。

进一步地，通过输入帧参数数据调节所述非均匀性校正模块是否处于工作状态。

另一方面，本发明还提供了一种用于实现上述焦平面阵列非均匀性校正方法的校正电路，包括：

第一校正模块，用于对像元输出目标值和实际像元输出值的大小进行比较，其结果用于对像元偏置电路中的非均匀性调节电压的调节；以及：

第二校正模块，用于在根据第一校正模块比较结果的大小，实现对像元偏置电路中的非均匀性调节电压Vdac的调节。

本发明与现有技术相比，具有如下的优点和有益效果：

1、本发明的非均匀性校正方法可在片内产生非均匀性校正参数，无需片外图像处理ASIC或者FPGA的参与，也无需片外持续输入非均匀性校正参数；

2、本发明的非均匀性校正方法所采用的非均匀性校正模块结构简单，功耗及面积消耗低；

3、本发明的非均匀性校正方法调节列级共用像元偏置电路的偏置电压，有效地解决了采用列级共用像元偏置电路及读出通道方案的焦平面阵列探测器存在的列与列之间存在严重的非均匀性问题。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明焦平面阵列非均匀性校正方法的实施例流程图。

图2为本发明读出电路像元偏置电路的一具体电路图。

图3为本发明的校正电路示意图。

具体实施方式

为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在相互不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述范围内的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。

实施例1

如图1至图3所示，本发明一种焦平面阵列非均匀性校正方法，焦平面阵列探测器包括接收信号辐射的像元阵列和收集像元产生的数据并实现放大输出的读出电路，在焦平面阵列读出电路中集成一非均匀性校正模块。

在规模大小为M×N的焦平面阵列中，单个阵列像元命名为P(i，j)，代表位于第i行，第j列的像元；

焦平面阵列中的每个像元输出n bit的数字化信号，命名为D(i，j)；

焦平面阵列探测器每帧输入参数调节数据framedata，其中framedata[n]设置焦平面阵列探测器是否处于非均匀性校正调节模式，framedata[n-1：0]为非均匀性校正调节模式下像元输出数据的目标值。

该焦平面阵列非均匀性校正方法包括以下步骤：

步骤1，将输入的每帧参数调节数据framedata[n]置为高电平，使焦平面阵列探测器处于非均匀性校正调节模式。

步骤2，在调节模式下，非均匀性校正模块采集像元信号转换电路产生的n bit数字化信号D(i，j)。同时非均匀性校正模块采集当前第j列像元偏置电路的configdata的值，congfigdata为5bit位宽的数字信号，其大小通过如图3所示的第二校正模块，完成数模转换，实现对像元偏置电路非均匀性调节电压Vdac的控制。

步骤3，通过如图3所示的第一校正模块，实现对D(i，j)值与framedata[n-1：0]值的大小关系的比较，通过比较结果调节非均匀性校正模块采集到的configdata值的大小，若D(i，j)的值小于framedata[n-1：0]的值，则增加configdata的值增加1，若D(i，j)的值大于framedata[n-1：0]的值，则增加configdata的值减小1，若D(i，j)的值等于framedata[n-1：0]的值，则增加configdata的值不变。

步骤4，非均匀性校正模块将更新后的configdata值传输至第j列的像元偏置电路的第二校正模块，实现对Vdac值得更新。

步骤5，对本帧后续的数据重复步骤2至步骤4的处理过程。

步骤6，在下一帧时，若需继续进行非均匀性校正，则重复步骤1至步骤5的处理过程，若不再进行非均匀性校正，则将输入的每帧参数调节数据framedata[n]置为低电平，完成非均匀性校正过程。

如图1所示，为本发明方法的流程图。

如图2所示，图2为读出电路像元偏置电路的一具体电路图，非均匀性校正模块通过调节configdata的大小，实现对Vdac大小的调节，进而导致I_signal电流的变化，通过积分、模数转换步骤，最终实现对像元输出数值的调节。

工作原理是：基于目前非均匀性校正方式均需要片外图像处理ASIC或者FPGA的支持的问题，本发明采用上述方案通过在焦平面阵列读出电路中集成一非均匀性校正模块，所述非均匀性校正模块逐行逐列读出焦平面阵列中每个阵列像元的数字化输出信号Pdata，并将所述数字化输出信号与预先设定的像元输出目标值相比较，根据比较结果，调节第j列像元阵列偏置电路中的非均匀性调节电压的电压值，直至焦平面阵列探测器不再处于非均匀性校正调节模式，非均匀性校正模块停止工作，完成非均匀性校正过程。

本发明的非均匀性校正方法调节列级共用像元偏置电路的偏置电压，有效地解决了采用列级共用像元偏置电路及读出通道方案的焦平面阵列探测器存在的列与列之间存在严重的非均匀性问题。

本发明的非均匀性校正方法所采用的非均匀性校正模块结构简单，功耗及面积消耗低；使得焦平面阵列探测器本身能够实现非均匀性校正，不再需要外界输入非均匀性校正参数或对输出图像再次进行非均匀性处理。本发明适用于成像系统中焦平面阵列的非均匀性校正。

实施例2

如图3所示，本实施例与实施例1的区别在于，本发明还提供了一种用于实现实施例1焦平面阵列非均匀性校正方法的校正电路，包括：

第一校正模块，用于在所述偏置电压Vdac下比较像元输出值与像元输出目标值的的大小，其结果用于对像元偏置电路中的非均匀性调节电压Vdac值的调节；以及：

第二校正模块，用于在根据第一校正模块比较结果的大小，将更新后的configdata数值转换成模拟信号Vdac，加载到像元偏置电路上，实现对像元偏置电路中的非均匀性调节电压Vdac的调节。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种焦平面阵列非均匀性校正方法，焦平面阵列探测器包括接收信号辐射的像元阵列和收集像元产生的数据并实现放大输出的读出电路，其特征在于，在焦平面阵列读出电路中集成一非均匀性校正模块，该焦平面阵列非均匀性校正方法包括以下步骤：

步骤1，调节焦平面阵列探测器，使之处于非均匀性校正调节模式；

步骤2，非均匀性校正模块接收并存储片外输入的像元输出数据目标值Tdata；

步骤3，焦平面阵列探测器读出电路的像元信号转换电路输出第i行、第j列像元P(i，j)的数字化信号Pdata；

步骤4，非均匀性校正模块采集像元P(i，j)的数字化信号Pdata，并将之与像元输出数据目标值Tdata相比较，并根据比较结果调节第j列像元偏置电路中的非均匀性调节电压Vdac值使像元输出值Pdata接近目标值Tdata；

步骤5，非均匀性校正模块根据一行的像元输出值逐列调节每列像元偏置电路中的非均匀性调节电压Vdac值，在像元信号转换电路开始输出下一行的像元输出数据时，非均匀性校正模块根据这一行的像元输出值Pdata与目标值Tdata的大小关系更新每列像元偏置电路中非均匀性调节电压Vdac值，直至一帧像元信号转换电路输出完成一帧的像元数据；

步骤6，循环执行步骤2至步骤5，对下一帧像元信号进行非均匀性校正。

2.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，步骤6中对下一帧像元信号进行非均匀性校正之前，非均匀性校正模块判断焦平面阵列探测器是否处于非均匀性校正调节模式，如果处于非均匀性校正调节模式，则继续执行步骤2至步骤5，根据像元信号转换电路输出的像元输出值Pdata与目标值Tdata的大小关系更新每列像元偏置电路中的非均匀性调节电压Vdac值；如果不再处于非均匀性校正调节模式，则非均匀性校正模块停止工作，完成非均匀性校正过程。

3.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，步骤5中，非均匀性校正模块在根据一行像元输出数据完成调节所有列的像元偏置电路中的非均匀性调节电压后，在进行下一行像元数据读取、比较、像元偏置电路中的非均匀性调节电压的调节时，其调节值在已有的根据上一行像元输出数据调节的像元偏置电路中的非均匀性调节电压调节值的基础之上进行调节。

4.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，步骤4中所述的根据比较结果调节第j列像元偏置电路中的非均匀性调节电压Vdac值使像元输出值Pdata接近目标值Tdata，具体包括：

当该列像元输出值Pdata小于目标值Tdata时，调节该列像元偏置电路中的非均匀性调节电压Vdac值，使该列像元输出值Pdata增加；

当该列像元输出值Pdata大于目标值Tdata时，调节该列像元偏置电路中的非均匀性调节电压Vdac值，使该列像元输出值Pdata减小。

5.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，步骤4中非均匀性校正模块在接收采集某一列像元的输出数据Pdata时，需同时接收该列像元偏置电路当前的非均匀性调节电压Vdac值，在完成像元输出值Pdata与目标值Tdata的大小比较后，更新非均匀性调节电压Vdac值，并将其更新至该列的像元偏置电路。

6.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，每列像元共用一个像元偏置电路及读出通道，对该列像元偏置电路中的非均匀性调节电压的调节，使该列像元输出数据定向增加或减小。

7.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，所述像元偏置电路中的非均匀性调节电压Vdac值存在一初始默认值，并通过非均匀性校正模块的调节使其增加或减小。

8.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，所述像元偏置电路中的非均匀性调节电压Vdac值为一模拟电压值，其值通过数模转换电路生成，其数字信号来源于非均匀性校正模块。

9.根据权利要求1所述的一种焦平面阵列非均匀性校正方法，其特征在于，通过输入帧参数数据调节所述非均匀性校正模块是否处于工作状态。

10.一种用于实现权利要求1至9中任意一项所述的焦平面阵列非均匀性校正方法的校正电路，其特征在于，包括：

第一校正模块，用于对像元输出目标值和实际像元输出值的大小进行比较，其结果用于对像元偏置电路中的非均匀性调节电压的调节；以及：

第二校正模块，用于在根据第一校正模块比较结果的大小，实现对像元偏置电路中的非均匀性调节电压Vdac的调节。

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