CN111324548B - 一种存储器及其控制方法和装置 - Google Patents

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Abstract

本发明实施例公开了一种存储器及其控制方法和装置，存储器包括存储装置，存储装置包括至少一个第一数据块和多个第二数据块，该控制方法包括：在接收到写命令时，将写命令的数据以单层存储方式写入第一数据块；将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块，预留逻辑地址区间为增强型数据对应的逻辑地址区间。本发明实施例中，第一数据块的稳定性优于第二数据块，将增强型数据即逻辑地址位于预留逻辑地址区间的数据留存在第一数据块中，可以使增强型数据更加稳定可靠；将非增强型数据即逻辑地址超出预留逻辑地址区间的数据搬移至第二数据块中，可以尽可能扩展存储器的容量，实现了增强功能。

Description

一种存储器及其控制方法和装置
技术领域
本发明实施例涉及存储器技术，尤其涉及一种存储器及其控制方法和装置。
背景技术
eMMC(Embedded Multi Media Card，嵌入式多媒体)芯片是主要针对手机或平板电脑等产品的内嵌式存储器。eMMC芯片中集成了一个控制器，该控制器可提供标准接口并管理闪存，如此可使得使用eMMC芯片的手机厂商就能专注于产品开发的其它部分，并缩短向市场推出产品的时间。
eMMC芯片主要由控制器和闪存颗粒组成，通过写操作将数据保存在闪存颗粒中，通过读操作从闪存颗粒中读取数据。目前市场主流的闪存为NAND flash，具有尺寸小，容量较大，改写速度快等优点，适用于大量数据的存储，在业界也得到了越来越广泛的应用。NAND flash根据存储模式可至少分为单层存储闪存SLC NAND flash和多层存储闪存MLCNAND flash，目前市场主流的闪存颗粒是MLC NAND flash。
eMMC芯片的用户数据区可以分配出四个有增强属性的通用分区，也可以将部分用户数据区变成增强型用户数据区。目前，增强型数据写入MLC闪存后，稳定性较差，影响闪存性能。
发明内容
本发明实施例提供一种存储器及其控制方法和装置，以解决现有技术中写入闪存的增强型数据的稳定性差的问题。
本发明实施例提供了一种存储器的控制方法，所述存储器包括存储装置，所述存储装置包括至少一个第一数据块和多个第二数据块，该控制方法包括：
在接收到写命令时，将所述写命令的数据以单层存储方式写入所述第一数据块；
将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块，所述预留逻辑地址区间为增强型数据对应的逻辑地址区间。
进一步的，所述第一数据块为单层存储数据块，所述第二数据块为多层存储数据块。
进一步的，该控制方法还包括：将至少两个所述第一数据块的数据中逻辑地址位于所述预留逻辑地址区间的数据以单层存储方式搬移至一空白所述第一数据块。
进一步的，所述写命令为用户数据写命令，所述将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块的具体执行过程为：将每两个所述第一数据块的用户数据以多层存储方式搬移至所述第二数据块。
进一步的，该控制方法还包括：对搬移出所有数据的所述第一数据块进行擦除。
进一步的，所述将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块的具体执行过程为：在数据回收模式下，将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块。
本发明实施例还提供了一种存储器的控制装置，所述存储器包括存储装置，所述存储装置包括至少一个第一数据块和多个第二数据块，该控制装置包括：
数据写入模块，用于在接收到写命令时，将所述写命令的数据以单层存储方式写入所述第一数据块；
数据搬移模块，用于将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块，所述预留逻辑地址区间为增强型数据对应的逻辑地址区间。
进一步的，所述第一数据块为单层存储数据块，所述第二数据块为多层存储数据块。
进一步的，所述数据搬移模块还用于，将至少两个所述第一数据块的数据中逻辑地址位于所述预留逻辑地址区间的数据以单层存储方式搬移至一空白所述第一数据块。
进一步的，所述写命令为用户数据写命令，所述数据搬移模块还用于，将每两个所述第一数据块的用户数据以多层存储方式搬移至所述第二数据块。
进一步的，该控制装置还包括：数据擦除模块，所述数据擦除模块用于对搬移出所有数据的所述第一数据块进行擦除。
进一步的，所述数据搬移模块还用于，在数据回收模式下，将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块。
本发明实施例还提供了一种存储器，所述存储器包括存储装置和如上所述的控制装置，所述控制装置与所述存储装置电连接。
进一步的，所述存储装置为与非闪存NAND Flash，所述存储器为嵌入式多媒体eMMC芯片。
本发明实施例中，在接收到写命令时，将写命令的数据以单层存储方式写入第一数据块，将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块，预留逻辑地址区间为增强型数据对应的逻辑地址区间。本发明实施例中，第一数据块的稳定性优于第二数据块，将增强型数据即逻辑地址位于预留逻辑地址区间的数据留存在第一数据块中，可以使得增强型数据更加稳定可靠；此外，第一数据块的容量小于第二数据块的容量，将非增强型数据即逻辑地址超出预留逻辑地址区间的数据搬移至第二数据块中，可以尽可能扩展存储器的容量。由此可知，本发明实施例，提出了可行的支持增强enhance功能的方法。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种存储器的控制方法的流程图；
图2是本发明实施例提供的一种存储器的控制装置的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，为本发明实施例提供的一种存储器的控制方法的流程图，该存储器可选为任意集成有存储装置的芯片或器件，例如集成有闪存颗粒的eMMC芯片，在其他实施例中还可选该存储器为其他集成有存储装置的器件。在此，存储器包括存储装置，存储装置包括至少一个第一数据块和多个第二数据块，存储装置以数据块为单元进行数据写入。可选存储装置为闪存，可选为NAND闪存，更具体的可选存储装置为MLC闪存，即多层存储闪存。可选存储器包括控制装置，该控制装置用于执行本发明实施例所述的控制方法，可选为闪存转换层，该闪存转换层可集成在存储装置或存储器的控制器中。
本实施例提供的一种存储器的控制方法包括：
步骤110、在接收到写命令时，将写命令的数据以单层存储方式写入第一数据块。
写命令的数据的类型包括增强型和非增强型中的至少一种，增强型数据通常为与系统相关的固件代码类数据，因此增强型数据需要更加稳定可靠的存储。本实施例中，控制装置接收到任何写命令，均是将写命令的数据以单层存储方式写入第一数据块。可选第一数据块为单层存储数据块即slc块，第二数据块为多层存储数据块即mlc块，slc块的稳定性高于mlc块，存储其中的数据更加稳定可靠。在其他实施例中还可选第一数据块为mlc块，写命令的数据以单层存储方式即slc方式写入第一数据块的低有效位页lsb page，存储其中的数据也比较稳定可靠。
步骤120、将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块，预留逻辑地址区间为增强型数据对应的逻辑地址区间。
本实施例中，控制装置中预先存储有预留逻辑地址区间，该预留逻辑地址区间是增强型数据的逻辑地址所属区间，若写命令中部分数据的逻辑地址位于该预留逻辑地址区间，则该段数据为增强型数据，若写命令的数据的逻辑地址均超出该预留逻辑地址区间，则该写命令的数据为非增强型数据。需要说明的是，增强型数据对应的逻辑地址为连续的逻辑地址，因此逻辑地址位于预留逻辑地址区间的数据均为增强型数据，基于此，本实施例中，通过预留逻辑地址区间来判断是否为增强型数据。
已知增强型数据需要更加稳定可靠的存储，而第一数据块的稳定性优于第二数据块，因此可将增强型数据即逻辑地址位于预留逻辑地址区间的数据留存在第一数据块中。另一方面，第一数据块的数据按照单层存储方式存储，第二数据块的数据按照多层存储方式存储，则第一数据块的容量小于第二数据块的容量，因此为了拓展容量，在存储器中尽量减少第一数据块的数量，因此可将非增强型数据即逻辑地址超出预留逻辑地址区间的数据从第一数据块搬移至第二数据块。需要说明的是，可将多个第一数据块的非增强型数据搬移至第二数据块中，直至第二数据块写满。
需要说明的是，预留逻辑地址区间可能随着写命令的不同而发生变化。例如，主机向存储器发送写命令，该写命令中包括增强型数据及其逻辑地址，则控制装置从接收到的写命令中查找出增强型数据的逻辑地址并设置为该写命令操作过程中的预留逻辑地址区间。在其他实施例中还可选对于一存储器，增强型数据所属逻辑地址区间固定不变，则控制装置中预先存储有预留逻辑地址区间并以此对任一写命令的数据进行写入。
可选该控制方法还包括：将至少两个第一数据块的数据中逻辑地址位于预留逻辑地址区间的数据以单层存储方式搬移至一空白第一数据块。第一数据块的非增强型数据被搬移后，仅留存增强型数据，此时可将至少两个第一数据块中的增强型数据搬移至一空白第一数据块，直至该空白第一数据块写满，如此可保证增强型数据写入第一数据块，非增强型数据写入第二数据块。
本实施例提供的控制方法，在接收到写命令时，将写命令的数据以单层存储方式写入第一数据块，将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块，预留逻辑地址区间为增强型数据对应的逻辑地址区间。本实施例中，第一数据块的稳定性优于第二数据块，将增强型数据即逻辑地址位于预留逻辑地址区间的数据留存在第一数据块中，可以使得增强型数据更加稳定可靠；此外，第一数据块的容量小于第二数据块的容量，将非增强型数据即逻辑地址超出预留逻辑地址区间的数据搬移至第二数据块中，可以尽可能扩展存储器的容量。由此可知，该控制方法为可行的支持增强enhance功能的方法。
示例性的，在上述技术方案的基础上，可选写命令为用户数据写命令，将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块的具体执行过程为：将每两个第一数据块的用户数据以多层存储方式搬移至第二数据块。用户数据写命令中的数据仅有非增强型数据，因此至少两个第一数据块中的数据均为用户数据且已写满时，可将两个第一数据块的用户数据搬移至第二数据块，则可以扩展容量，之后释放两个第一数据块以供下次使用。需要说明的是，可以在数据回收模式下对第一数据块的数据进行搬移。
可选的，该控制方法还包括：对搬移出所有数据的第一数据块进行擦除。第一数据块中的数据被全部搬移后，可供下次使用，对第一数据块进行擦除后可作为slc块应用也可作为mlc块应用。
示例性的，在上述技术方案的基础上，可选将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块的具体执行过程为：在数据回收模式下，将至少一个第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至第二数据块。
存储器至少包括数据回收模式和正常模式。数据回收模式下，存储器内部可以对数据块中的数据进行搬移操作，将多个写入数据且有效存储单元较少的数据块的数据搬移到一个空白数据块中，释放有效存储单元较少的数据块。正常模式下，存储器可进行读/写操作。
而存储器会定时或不定时的多次进入数据回收模式，以便于对存储模块中的数据块的数据进行搬移，例如将至少两个写入较少数据的数据块的数据搬移到一个空白数据块中，可释放得出两个空白数据块。基于此，本实施例中在数据回收模式下将第一数据块的非增强型数据搬移至空白第二数据块，在拓展容量的同时，无需单独花费时间对第一数据块的非增强型数据进行搬移，就实现了支持增强型功能的效果，并且简化了写操作流程，将增强型功能放入数据回收模式中去。
如图2所示，为本发明实施例提供的一种存储器的控制装置的示意图。该控制装置可执行上述任一实施例所述的控制方法，该控制装置可采用软件和/或硬件的方式实现，并配置在存储器中应用，该存储器可选为任意类型的可集成闪存颗粒的存储器。可选存储器包括存储装置，该存储装置包括至少一个第一数据块和多个第二数据块。
本实施例提供的控制装置包括：数据写入模块210，用于在接收到写命令时，将所述写命令的数据以单层存储方式写入所述第一数据块；数据搬移模块220，用于将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块，所述预留逻辑地址区间为增强型数据对应的逻辑地址区间。
可选的，所述第一数据块为单层存储数据块，所述第二数据块为多层存储数据块。
可选的，所述数据搬移模块还用于，将至少两个所述第一数据块的数据中逻辑地址位于所述预留逻辑地址区间的数据以单层存储方式搬移至一空白所述第一数据块。
可选的，所述写命令为用户数据写命令，所述数据搬移模块还用于，将每两个所述第一数据块的用户数据以多层存储方式搬移至所述第二数据块。
可选的，该控制装置还包括：数据擦除模块，所述数据擦除模块用于对搬移出所有数据的所述第一数据块进行擦除。
可选的，所述数据搬移模块还用于，在数据回收模式下，将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块。
本实施例中，第一数据块的稳定性优于第二数据块，将增强型数据即逻辑地址位于预留逻辑地址区间的数据留存在第一数据块中，可以使得增强型数据更加稳定可靠；此外，第一数据块的容量小于第二数据块的容量，将非增强型数据即逻辑地址超出预留逻辑地址区间的数据搬移至第二数据块中，可以尽可能扩展存储器的容量。由此可知，该控制装置可行的支持增强enhance功能。
本发明实施例还提供了一种存储器，存储器包括存储装置和如上所述的控制装置，控制装置与存储装置电连接。可选存储装置为与非闪存NAND Flash，存储器为嵌入式多媒体eMMC芯片。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种存储器的控制方法，其特征在于，所述存储器包括存储装置，所述存储装置包括至少一个第一数据块和多个第二数据块，该控制方法包括：
在接收到写命令时，将所述写命令的数据以单层存储方式写入所述第一数据块；
在数据回收模式下，将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块，所述预留逻辑地址区间为增强型数据对应的逻辑地址区间。
2.根据权利要求1所述的控制方法，其特征在于，所述第一数据块为单层存储数据块，所述第二数据块为多层存储数据块。
3.根据权利要求1所述的控制方法，其特征在于，还包括：将至少两个所述第一数据块的数据中逻辑地址位于所述预留逻辑地址区间的数据以单层存储方式搬移至一空白所述第一数据块。
4.根据权利要求1所述的控制方法，其特征在于，所述写命令为用户数据写命令，所述将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块的具体执行过程为：将每两个所述第一数据块的用户数据以多层存储方式搬移至所述第二数据块。
5.根据权利要求3或4所述的控制方法，其特征在于，还包括：对搬移出所有数据的所述第一数据块进行擦除。
6.一种存储器的控制装置，其特征在于，所述存储器包括存储装置，所述存储装置包括至少一个第一数据块和多个第二数据块，该控制装置包括：
数据写入模块，用于在接收到写命令时，将所述写命令的数据以单层存储方式写入所述第一数据块；
数据搬移模块，用于在数据回收模式下，将至少一个所述第一数据块的数据中逻辑地址超出预留逻辑地址区间的数据以多层存储方式搬移至所述第二数据块，所述预留逻辑地址区间为增强型数据对应的逻辑地址区间。
7.根据权利要求6所述的控制装置，其特征在于，所述第一数据块为单层存储数据块，所述第二数据块为多层存储数据块。
8.根据权利要求6所述的控制装置，其特征在于，所述数据搬移模块还用于，将至少两个所述第一数据块的数据中逻辑地址位于所述预留逻辑地址区间的数据以单层存储方式搬移至一空白所述第一数据块。
9.根据权利要求6所述的控制装置，其特征在于，所述写命令为用户数据写命令，所述数据搬移模块还用于，将每两个所述第一数据块的用户数据以多层存储方式搬移至所述第二数据块。
10.根据权利要求8或9所述的控制装置，其特征在于，还包括：数据擦除模块，所述数据擦除模块用于对搬移出所有数据的所述第一数据块进行擦除。
11.一种存储器，其特征在于，所述存储器包括存储装置和如权利要求6-10任一项所述的控制装置，所述控制装置与所述存储装置电连接。
12.根据权利要求11所述的存储器，其特征在于，所述存储装置为与非闪存NANDFlash，所述存储器为嵌入式多媒体eMMC芯片。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521039A (zh) * 2008-02-29 2009-09-02 群联电子股份有限公司 数据储存系统、控制器及方法
CN101620568A (zh) * 2008-07-03 2010-01-06 慧国(上海)软件科技有限公司 存储装置和数据储存方法
CN103136118A (zh) * 2011-11-21 2013-06-05 西部数据技术公司 使用多层存储器的磁盘驱动数据缓存
CN103164344A (zh) * 2013-03-12 2013-06-19 深圳市江波龙电子有限公司 一种闪存存储设备中数据管理的方法及装置
CN103221927A (zh) * 2010-11-24 2013-07-24 索尼爱立信移动通讯有限公司 用于电子设备的可动态配置的嵌入式闪存

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521039A (zh) * 2008-02-29 2009-09-02 群联电子股份有限公司 数据储存系统、控制器及方法
CN101620568A (zh) * 2008-07-03 2010-01-06 慧国(上海)软件科技有限公司 存储装置和数据储存方法
CN103221927A (zh) * 2010-11-24 2013-07-24 索尼爱立信移动通讯有限公司 用于电子设备的可动态配置的嵌入式闪存
CN103136118A (zh) * 2011-11-21 2013-06-05 西部数据技术公司 使用多层存储器的磁盘驱动数据缓存
CN103164344A (zh) * 2013-03-12 2013-06-19 深圳市江波龙电子有限公司 一种闪存存储设备中数据管理的方法及装置

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