CN111310928A - 通用量子比较电路的实现方法 - Google Patents
通用量子比较电路的实现方法 Download PDFInfo
- Publication number
- CN111310928A CN111310928A CN202010127978.XA CN202010127978A CN111310928A CN 111310928 A CN111310928 A CN 111310928A CN 202010127978 A CN202010127978 A CN 202010127978A CN 111310928 A CN111310928 A CN 111310928A
- Authority
- CN
- China
- Prior art keywords
- bit
- quantum
- comparison
- gate
- controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000002096 quantum dot Substances 0.000 claims abstract description 44
- 235000015149 toffees Nutrition 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000011160 research Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 101710179738 6,7-dimethyl-8-ribityllumazine synthase 1 Proteins 0.000 description 1
- 101710179734 6,7-dimethyl-8-ribityllumazine synthase 2 Proteins 0.000 description 1
- 101710186608 Lipoyl synthase 1 Proteins 0.000 description 1
- 101710137584 Lipoyl synthase 1, chloroplastic Proteins 0.000 description 1
- 101710090391 Lipoyl synthase 1, mitochondrial Proteins 0.000 description 1
- 101710186609 Lipoyl synthase 2 Proteins 0.000 description 1
- 101710122908 Lipoyl synthase 2, chloroplastic Proteins 0.000 description 1
- 101710101072 Lipoyl synthase 2, mitochondrial Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computing Systems (AREA)
- Evolutionary Computation (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种上述通用量子比较电路的实现方法，获取待比较的两个量子比特形式数值的数值位数N，采用N个单比特可扩展比较门扩展得到N位量子比较电路，将第一量子寄存器ref和第二量子寄存器D的各位比特从高位到低位顺序作为N位量子比较电路的比较位输入，比较第一量子寄存器ref和第二量子寄存器D中各比较位，将比较得到的大小信息存入N位量子比较电路的指示比特a中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小，以实现相应量子比较电路对待比较的两个量子比特形式数值之间的比较，可以降低相应针对相应数据进行比较的复杂度。
Description
技术领域
本发明涉及量子计算技术领域，尤其涉及一种通用量子比较电路的实现方法。
背景技术
量子计算是一种解决芯片功耗和计算复杂度的热门技术，量子态叠加性所引入的超并行计算可以大大提高信息处理效率。而用量子计算电路实现经典的布尔逻辑电路有很大的意义，并且已经被证明是可行的。自1960年代人们开始研究可逆逻辑门，TommasoToffoli提出了具有三个输入和三个输出的通用可逆逻辑门Toffoli门，可以实现经典电路中的扇出和与非操作。因此在理论上任何经典布尔逻辑电路都可以使用量子电路加以实现。
上述这些研究从理论验证了量子计算实现逻辑电路的可行性，提供了理论依据和实现方法，但目前这些工作并未涉及某些功能的通用量子比较电路的设计。
发明内容
针对以上问题，本发明提出一种通用量子比较电路的实现方法。
为实现本发明的目的，提供一种通用量子比较电路的实现方法，包括如下步骤：
S10，获取待比较的两个量子比特形式数值的数值位数N，采用N个单比特可扩展比较门扩展得到N位量子比较电路，将一个量子比特形式数值存入第一量子寄存器ref，另一个量子比特形式数值存入第二量子寄存器D；
S20，分别将第一量子寄存器ref和第二量子寄存器D的各位比特从高位到低位顺序作为N位量子比较电路的比较位输入；
S30，比较第一量子寄存器ref和第二量子寄存器D中各比较位，将比较得到的大小信息存入N位量子比较电路的指示比特a中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小。
在一个实施例中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小包括：
若指示比特a得到的信息为a＝|0＞，则判定第一量子寄存器ref小于或等于第二量子寄存器D所存的量子比特形式数值；
若指示比特a得到的信息为a＝|1＞，则判定第一量子寄存器ref大于第二量子寄存器D所存的量子比特形式数值。
在一个实施例中，采用N个单比特可扩展比较门扩展得到N位量子比较电路包括：
将各级单比特可扩展比较门中，上一单比特可扩展比较门中指示比特a和控制比特d的输出分别连接到下一单比特可扩展比较门的对应指示比特a和控制比特d的输入；其中，第一级单比特可扩展比较门的指示比特a和控制比特d的输入为初态|0＞a和|0＞d。
在一个实施例中，单比特可扩展比较门的组成部分包括：
作用于辅助比特ei的量子非门1、比较位bi对比较位ci的受控非门1、控制比特d对辅助比特ei的受控非门2、比较位ci和辅助比特ei对控制比特d的Toffoli门1、比较位bi对比较位ci的受控非门3、作用于控制比特d的量子非门2、比较位ci和控制比特d对比较位bi的Toffoli门2、比较位bi和辅助比特ei对指示比特a的Toffoli门3、比较位ci和控制比特d对比较位bi的Toffoli门4、以及作用于控制比特d的量子非门3。
作为一个实施例，受控非门1中，bi是控制位，ci是受控位；受控非门2中，d是控制位，ei是受控位；Toffoli门1中，ci和ei是控制位，d是受控位；受控非门3中，bi是控制位，ci是受控位；Toffoli门2、4中，ci和d是控制位，bi是受控位；Toffoli门3中，bi和ei是控制位，a是受控位。
上述通用量子比较电路的实现方法，通过获取待比较的两个量子比特形式数值的数值位数N，采用N个单比特可扩展比较门扩展得到N位量子比较电路，将一个量子比特形式数值存入第一量子寄存器ref，另一个量子比特形式数值存入第二量子寄存器D，分别将第一量子寄存器ref和第二量子寄存器D的各位比特从高位到低位顺序作为N位量子比较电路的比较位输入，比较第一量子寄存器ref和第二量子寄存器D中各比较位，将比较得到的大小信息存入N位量子比较电路的指示比特a中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小，以实现相应量子比较电路对待比较的两个量子比特形式数值之间的比较，可以降低相应针对相应数据进行比较的复杂度。
附图说明
图1是一个实施例的通用量子比较电路的实现方法流程示意图；
图2是另一个实施例的通用量子比较电路的实现方法流程示意图；
图3是一个实施例的单比特可扩展比较门电路图；
图4是一个实施例的单比特可扩展比较门进行扩展实现比较电路的分级结构示意图；
图5是一个实施例的比较电路图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
参考图1所示，图1为一个实施例的通用量子比较电路的实现方法流程示意图，包括如下步骤：
S10，获取待比较的两个量子比特形式数值的数值位数N，采用N个单比特可扩展比较门扩展得到N位量子比较电路，将一个量子比特形式数值存入第一量子寄存器ref，另一个量子比特形式数值存入第二量子寄存器D。
通用量子比较电路可以包括多个单比特可扩展比较门。
在一个实施例中，采用N个单比特可扩展比较门扩展得到N位量子比较电路包括：
将各级单比特可扩展比较门中，上一单比特可扩展比较门中指示比特a和控制比特d的输出分别连接到下一单比特可扩展比较门的对应指示比特a和控制比特d的输入；其中，第一级单比特可扩展比较门的指示比特a和控制比特d的输入为初态|0＞a和|0＞d。
本实施例中，根据所要比较的数值位数N，使用单比特可扩展比较门进行扩展实现比较电路。使用N个单比特可扩展比较门，扩展方式为将上一单比特可扩展比较门的输出——指示比特a和控制比特d分别连接到下一单比特可扩展比较门的对应指示比特a和控制比特d的输入。第一级单比特可扩展比较门的指示比特a和控制比特d的输入为初态|0＞a和|0＞d。扩展得到N位量子比较电路，该N位量子比较电路的输入包括指示比特a、控制比特d、分别对应第一级、第二级······第N级单比特可扩展比较门的N个初态为|0＞的辅助比特e1、e2···eN、分别对应第一级、第二级······第N级单比特可扩展比较门的比较位输入b1、b2···bN和c1、c2···cN。
S20，分别将第一量子寄存器ref和第二量子寄存器D的各位比特从高位到低位顺序作为N位量子比较电路的比较位输入；其中第一量子寄存器ref对应比较位输入为b1、b2···bN，第二量子寄存器D对应比较位输入为c1、c2···cN。
上述步骤将需要进行比较操作的两个存有量子比特形式数值的总位数相同的量子寄存器ref和D的各位比特从高位到低位顺序作为步骤S10中所得N位量子比较电路的比较位输入b1、b2···bN和c1、c2···cN，其中量子寄存器ref对应比较位输入b1、b2···bN，量子寄存器D对应比较位输入c1、c2···cN。
S30，比较第一量子寄存器ref和第二量子寄存器D中各比较位，将比较得到的大小信息存入N位量子比较电路的指示比特a中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小。
在一个实施例中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小包括：
若指示比特a得到的信息为a＝|0＞，则判定第一量子寄存器ref小于或等于第二量子寄存器D所存的量子比特形式数值；
若指示比特a得到的信息为a＝|1＞，则判定第一量子寄存器ref大于第二量子寄存器D所存的量子比特形式数值。
在实际的比较过程中，N位量子比较电路执行，所比较两数字的大小信息存放在指示比特a中。如果步骤S20中输入量子寄存器数值ref≤D，最终输出a＝|0＞；如果步骤S2中输入量子寄存器数值ref＞D，最终输出a＝|1＞。
上述通用量子比较电路的实现方法，通过获取待比较的两个量子比特形式数值的数值位数N，采用N个单比特可扩展比较门扩展得到N位量子比较电路，将一个量子比特形式数值存入第一量子寄存器ref，另一个量子比特形式数值存入第二量子寄存器D，分别将第一量子寄存器ref和第二量子寄存器D的各位比特从高位到低位顺序作为N位量子比较电路的比较位输入，比较第一量子寄存器ref和第二量子寄存器D中各比较位，将比较得到的大小信息存入N位量子比较电路的指示比特a中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小，以实现相应量子比较电路对待比较的两个量子比特形式数值之间的比较，可以降低相应针对相应数据进行比较的复杂度。
在一个实施例中，单比特可扩展比较门的组成部分包括：
作用于辅助比特ei的量子非门1、比较位bi对比较位ci的受控非门1、控制比特d对辅助比特ei的受控非门2、比较位ci和辅助比特ei对控制比特d的Toffoli门1、比较位bi对比较位ci的受控非门3、作用于控制比特d的量子非门2、比较位ci和控制比特d对比较位bi的Toffoli门2、比较位bi和辅助比特ei对指示比特a的Toffoli门3、比较位ci和控制比特d对比较位bi的Toffoli门4、以及作用于控制比特d的量子非门3。
作为一个实施例，受控非门1中，bi是控制位，ci是受控位；受控非门2中，d是控制位，ei是受控位；Toffoli门1中，ci和ei是控制位，d是受控位；受控非门3中，bi是控制位，ci是受控位；Toffoli门2、4中，ci和d是控制位，bi是受控位；Toffoli门3中，bi和ei是控制位，a是受控位。
具体地，单比特可扩展比较门中指示比特a和控制比特d同上级和下级串联即可完成扩展。
在一个实施例中，N位量子比较电路中，第i级单比特可扩展比较门的输入如下：
量子寄存器ref和D的各位比特按高位到低位的顺序，第i位bi、ci作为第i级单比特可扩展比较门的输入；第i级单比特可扩展比较门的输入还包括——上一单比特可扩展比较门输出的指示比特a和控制比特d，初态为
的辅助比特ei。
在一个实施例中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小的过程也可以包括：
量子寄存器ref对应比较位输入b1、b2···bN，量子寄存器D对应比较位输入c1、c2···cN。如果步骤S20中输入量子寄存器数值b1b2...bN≤c1c2...cN也即ref≤D，最终输出a＝|0＞；如果步骤S20中输入量子寄存器数值b1b2...bN＞c1c2...cN也即ref＞D，最终输出a＝|1＞。
上述通用量子比较电路的实现方法的有益效果包括：可以进行任意位量子比特形式数值的比较。同时也能实现超并行的比较操作，同时将任意数量的数值与某一基准相比较，输出叠加态的比较结果和与之形成对应量子关联的原叠加态输入数值。
在一个实施例中，上述通用量子比较电路的实现方法，也可以参考图2所示，包括如下过程：
S1：根据所要比较的数值位数，使用单比特可扩展比较门进行扩展实现比较电路；
S2：将需要进行比较操作的两个存有二进制数的总位数相同的量子寄存器ref和D的各位比特作为输入bi、ci，并在输入端并联上初态为|0＞a和|0＞d的两个指示比特a、d，以及总位数数目、初态为|0＞ei的辅助比特ei；
S3：电路执行，所比较两数字的大小信息存放在指示比特a中。
以比较两个存放在量子寄存器中的两位二进制数为例，具体说明本发明的具体实施，两个量子寄存器ref和D中的数值分别为|10＞ref和
如图3所示为单比特可扩展比较门的电路图，进行扩展实现比较电路的步骤如下：
LS1：确定所要比较的数值位数为2位，因此使用2个单比特可扩展比较门，同时增设2个初态为|0＞辅助比特e1、e2，分别对应第一级单比特可扩展比较门和第二级单比特可扩展比较门。
LS2：如图4所示，将两级单比特可扩展比较门级联，第二级单比特可扩展比较门的指示比特a和控制比特d的输入态为第一级单比特可扩展比较门指示比特a和控制比特d的输出态。第一级单比特可扩展比较门的指示比特a和控制比特d的输入态为初态|0＞a和|0＞d。
重画分级结构示意图为电路图，所得电路图如图5所示，为两位量子比较电路。
LS3：将ref量子寄存器中的两个量子比特按高位到低位的顺序接入b1、b2输入，因此此时b1＝|1＞、b2＝|0＞；
将D量子寄存器中的两个量子比特按高位到低位的顺序接入c1、c2输入，因此此时c1、c2的态为
LS4：根据叠加原理分析电路：
当c1、c2的态取
时，按照图四电路运行结束后，指示比特a的态为|1＞a；
当c1、c2的态取
时，按照图四电路运行结束后，指示比特a的态为|0＞a；
因此运行结束后，两个量子寄存器ref、D以及指示比特a的态为
实现了两位量子比特形式数值的比较。同时也是超并行的比较操作，同时将两个不同数值与某一基准相比较，输出有一定量子关联的叠加态的比较结果和原输入数值。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
需要说明的是，本申请实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序。应该理解“第一\第二\第三”区分的对象在适当情况下可以互换，以使这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
本申请实施例的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、装置、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (5)
1.一种通用量子比较电路的实现方法，其特征在于，包括如下步骤：
S10，获取待比较的两个量子比特形式数值的数值位数N，采用N个单比特可扩展比较门扩展得到N位量子比较电路，将一个量子比特形式数值存入第一量子寄存器ref，另一个量子比特形式数值存入第二量子寄存器D；
S20，分别将第一量子寄存器ref和第二量子寄存器D的各位比特从高位到低位顺序作为N位量子比较电路的比较位输入；
S30，比较第一量子寄存器ref和第二量子寄存器D中各比较位，将比较得到的大小信息存入N位量子比较电路的指示比特a中，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小。
2.根据权利要求1所述的通用量子比较电路的实现方法，其特征在于，根据指示比特a的特征确定第一量子寄存器ref和第二量子寄存器D分别所存的量子比特形式数值的大小包括：
若指示比特a得到的信息为a＝|0＞，则判定第一量子寄存器ref小于或等于第二量子寄存器D所存的量子比特形式数值；
若指示比特a得到的信息为a＝|1＞，则判定第一量子寄存器ref大于第二量子寄存器D所存的量子比特形式数值。
3.根据权利要求1所述的通用量子比较电路的实现方法，其特征在于，采用N个单比特可扩展比较门扩展得到N位量子比较电路包括：
将各级单比特可扩展比较门中，上一单比特可扩展比较门中指示比特a和控制比特d的输出分别连接到下一单比特可扩展比较门的对应指示比特a和控制比特d的输入；其中，第一级单比特可扩展比较门的指示比特a和控制比特d的输入为初态|0＞a和|0＞d。
4.根据权利要求1所述的通用量子比较电路的实现方法，其特征在于，单比特可扩展比较门的组成部分包括：
作用于辅助比特ei的量子非门1、比较位bi对比较位ci的受控非门1、控制比特d对辅助比特ei的受控非门2、比较位ci和辅助比特ei对控制比特d的Toffoli门1、比较位bi对比较位ci的受控非门3、作用于控制比特d的量子非门2、比较位ci和控制比特d对比较位bi的Toffoli门2、比较位bi和辅助比特ei对指示比特a的Toffoli门3、比较位ci和控制比特d对比较位bi的Toffoli门4、以及作用于控制比特d的量子非门3。
5.根据权利要求4所述的通用量子比较电路的实现方法，其特征在于，受控非门1中，bi是控制位，ci是受控位；受控非门2中，d是控制位，ei是受控位；Toffoli门1中，ci和ei是控制位，d是受控位；受控非门3中，bi是控制位，ci是受控位；Toffoli门2、4中，ci和d是控制位，bi是受控位；Toffoli门3中，bi和ei是控制位，a是受控位。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010127978.XA CN111310928B (zh) | 2020-02-28 | 2020-02-28 | 通用量子比较电路的实现方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010127978.XA CN111310928B (zh) | 2020-02-28 | 2020-02-28 | 通用量子比较电路的实现方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111310928A true CN111310928A (zh) | 2020-06-19 |
| CN111310928B CN111310928B (zh) | 2024-03-05 |
Family
ID=71160320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010127978.XA Active CN111310928B (zh) | 2020-02-28 | 2020-02-28 | 通用量子比较电路的实现方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111310928B (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113255923A (zh) * | 2021-05-31 | 2021-08-13 | 湖北大学 | Sm4算法的量子实现电路 |
| CN115713122A (zh) * | 2021-08-20 | 2023-02-24 | 合肥本源量子计算科技有限责任公司 | 一种量子数据与经典数据的大小关系的确定方法及装置 |
| CN115879558A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 一种多个量子态之间的大小比较方法及装置 |
| CN115879557A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 基于量子线路的数据大小比较方法、装置及量子计算机 |
| CN115879559A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 多个量子态之间的等值关系判断方法、装置及量子计算机 |
| CN115879560A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 一种量子数据与经典数据的等值关系判断方法及装置 |
| CN115936127A (zh) * | 2021-09-30 | 2023-04-07 | 合肥本源量子计算科技有限责任公司 | 一种基于量子技术的数值比较方法、装置及量子计算机 |
| CN116048458A (zh) * | 2021-10-28 | 2023-05-02 | 合肥本源量子计算科技有限责任公司 | 基于量子计算的数值划分方法、装置、设备及存储介质 |
| CN116090568A (zh) * | 2023-01-29 | 2023-05-09 | 合肥本源量子计算科技有限责任公司 | 量子数据与经典浮点型数据的大小关系确定方法及装置 |
| WO2024066808A1 (zh) * | 2022-09-30 | 2024-04-04 | 本源量子计算科技（合肥）股份有限公司 | 量子线路生成方法、装置、存储介质及电子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118608A (zh) * | 2007-08-23 | 2008-02-06 | 清华大学 | 任意量子比特门的分解方法 |
| CN108984849A (zh) * | 2018-06-21 | 2018-12-11 | 广西师范大学 | 一种基于量子叠加态的量子比较器设计方法 |
-
2020
- 2020-02-28 CN CN202010127978.XA patent/CN111310928B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118608A (zh) * | 2007-08-23 | 2008-02-06 | 清华大学 | 任意量子比特门的分解方法 |
| CN108984849A (zh) * | 2018-06-21 | 2018-12-11 | 广西师范大学 | 一种基于量子叠加态的量子比较器设计方法 |
Non-Patent Citations (1)
| Title |
|---|
| 王冬等: "基于多目标扩展通用Toffoli门的量子比较器设计", vol. 39, no. 9, pages 3 * |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113255923A (zh) * | 2021-05-31 | 2021-08-13 | 湖北大学 | Sm4算法的量子实现电路 |
| CN115713122A (zh) * | 2021-08-20 | 2023-02-24 | 合肥本源量子计算科技有限责任公司 | 一种量子数据与经典数据的大小关系的确定方法及装置 |
| CN115879558A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 一种多个量子态之间的大小比较方法及装置 |
| CN115879557A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 基于量子线路的数据大小比较方法、装置及量子计算机 |
| CN115879559A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 多个量子态之间的等值关系判断方法、装置及量子计算机 |
| CN115879560A (zh) * | 2021-09-28 | 2023-03-31 | 合肥本源量子计算科技有限责任公司 | 一种量子数据与经典数据的等值关系判断方法及装置 |
| CN115879558B (zh) * | 2021-09-28 | 2024-06-14 | 本源量子计算科技（合肥）股份有限公司 | 一种多个量子态之间的大小比较方法及装置 |
| CN115879559B (zh) * | 2021-09-28 | 2024-06-14 | 本源量子计算科技（合肥）股份有限公司 | 多个量子态之间的等值关系判断方法、装置及量子计算机 |
| CN115936127A (zh) * | 2021-09-30 | 2023-04-07 | 合肥本源量子计算科技有限责任公司 | 一种基于量子技术的数值比较方法、装置及量子计算机 |
| CN116048458A (zh) * | 2021-10-28 | 2023-05-02 | 合肥本源量子计算科技有限责任公司 | 基于量子计算的数值划分方法、装置、设备及存储介质 |
| WO2024066808A1 (zh) * | 2022-09-30 | 2024-04-04 | 本源量子计算科技（合肥）股份有限公司 | 量子线路生成方法、装置、存储介质及电子装置 |
| CN116090568A (zh) * | 2023-01-29 | 2023-05-09 | 合肥本源量子计算科技有限责任公司 | 量子数据与经典浮点型数据的大小关系确定方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111310928B (zh) | 2024-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111310928A (zh) | 通用量子比较电路的实现方法 | |
| CN112114776B (zh) | 一种量子乘法运算方法、装置、电子装置及存储介质 | |
| US11989635B2 (en) | Space efficient random decision forest models implementation utilizing automata processors | |
| US5504919A (en) | Sorter structure based on shiftable content memory | |
| Sutradhar et al. | Look-up-table based processing-in-memory architecture with programmable precision-scaling for deep learning applications | |
| US20210200511A1 (en) | Partially and Fully Parallel Normaliser | |
| Alam et al. | Exact stochastic computing multiplication in memristive memory | |
| Chu et al. | A high-performance design of generalized pipeline cellular array | |
| US7370046B2 (en) | Sort processing method and sort processing apparatus | |
| Munratiwar et al. | Design of high speed 8-bit magnitude comparator for security application | |
| KR102154834B1 (ko) | 저전력 및 고속 연산을 위한 ｄｒａｍ용 비트와이즈 컨볼루션 회로 | |
| Chen et al. | An efficient ReRAM-based inference accelerator for convolutional neural networks via activation reuse | |
| CN103684368B (zh) | 通用可逆比较交换器 | |
| Pang et al. | A novel method of synthesizing reversible logic | |
| CN109343826B (zh) | 一种面向深度学习的可重构处理器运算单元 | |
| TWI826040B (zh) | 量子電路設計方法及裝置 | |
| CN111817710A (zh) | 基于忆阻器的混合逻辑同或电路以及同或计算阵列 | |
| Hassan et al. | Low power quantum gates for the implementation of reversible memory elements using quantum dot cellular automata | |
| US10115463B1 (en) | Verification of a RAM-based TCAM | |
| Nia | Design of an optimized reversible ternary and binary bidirectional and normalization barrel shifters for floating point arithmetic | |
| Tissari et al. | K-means clustering in a memristive logic array | |
| Choi | Designing the First Many-valued Logic Computer | |
| US11775312B2 (en) | Look-up table containing processor-in-memory cluster for data-intensive applications | |
| US12045166B2 (en) | Architecture and method for binary and unary in-memory sorting | |
| Merkulova et al. | Elements of location and correction of errors for redundant stand-alone information-measuring systems |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |