CN111221752A - 一种soc中模块接口时序的优化方法 - Google Patents

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Abstract

本发明公开了一种SOC中模块接口时序的优化方法，本发明采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。本发明充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；同时只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。

Description

一种SOC中模块接口时序的优化方法
技术领域
本发明涉及IC设计技术领域，具体来说，涉及一种SOC中模块接口时序的优化方法。
背景技术
随着半导体制造技术的飞速发展，半导体芯片为了达到更快的运算速度、更大的存储量以及实现更多的功能，半导体芯片向更高集成度方向发展。半导体芯片的集成度越高，其制造的过程也变得越发复杂，目前先进的集成电路制造工艺一般都包含几百个工艺步骤。半导体芯片设计分为前端和后端设计，而在当前的集成电路后端设计中，模块接口时序的收敛向来是最难解决的，一般都是以芯片的模块内部时序收敛为先，最后再处理模块接口的时序。由于模块内部时序的优先，会导致很多标准单元都已经放在距离接口比较远的区域来满足内部时序的收敛，这些标准单元很难再移动，从而导致接口时序很难收敛。并且处理接口时序都是纯粹采用设置输入接口延时和输出接口延时来让EDA工具处理接口时序单元的放置，但是由于模块接口外部时序的未知性，导致输入接口延时和输出接口延时的虚拟性，从而很难准确的满足接口时序路径的准确要求。
针对相关技术中的问题，目前尚未提出有效的解决方案。
发明内容
针对现有的处理接口时序方法的不足，本发明采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。
针对相关技术中的上述技术问题，本发明提出一种SOC中模块接口时序的优化方法，能够充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度。
为实现上述技术目的，本发明的技术方案是这样实现的：
一种SOC中模块接口时序的优化方法，对于所述SOC中任意模块，获取其内寄存器的其他寄存器来的输入逻辑和到一外寄存器的输出逻辑，及所述内寄存器通过某一接口连接的外寄存器的外逻辑，所述优化方法包括以下步骤：
步骤1，设置所有逻辑单元的权重为此逻辑单元的输入端个数，计算所述内寄存器中其他寄存器来的输入逻辑的权重，内寄存器到所述模块内有多条路径，获取所述输入逻辑的内的所有的时序路径中最大的总权重，设置为b_max；
步骤2，计算内寄存器到一外寄存器的输出逻辑的权重，获得内寄存器到某一特定端口最大的总权重，设置为a_max；
步骤3，再计算内寄存器通过某一接口连接的外寄存器的外逻辑的权重，获得C区的外寄存器1到某一特定端口的所有路径上的最大总体权重，设置为c_max；
步骤4，对b_max、a_max及c_max进行比较，计算得到内寄存器相对于接口的一个预估距离；
步骤5，通过在EDA工具中通过加region的形式将所述内寄存器限制在距离对应接口为所述预估距离的范围内。
优选地，所述步骤4进一步包括：给定内寄存器相对于选定的对应的接口一个基准距离d1，选取所述输入逻辑的时序为基准计算，得到内寄存器相对于接口的一个预估距离d＝d1×{1-[(a_max+c_max-b_max)×P+(a_max-c_max)×Q]/b}，其中，所述内寄存器到模块内部的某一时序路径的总权重b为所有内逻辑输入端个数之和，P和Q为根据模块的需要调整的系数值。
优选地，所述P＝2，Q＝1为根据模块的需要调整的一个优选系数方案。
优选地，所述基准距离d1为60um，并且所述基准距离可以根据不同的模块来调整。
优选地，所述步骤1进一步包括：通过EDA工具的报时序的命令找到内寄存器到模块内部的所有相关的时序路径以及路径上的逻辑单元。
优选地，所述步骤2进一步包括：通过EDA工具的报时序的命令找到内寄存器到某一特定端口的所有时序路径以及路径上的逻辑单元。
优选地，所述步骤3进一步包括：通过EDA工具的报时序的命令找到外寄存器1到某一特定端口的所有时序路径以及路径上的逻辑单元。
本发明与现有技术相比，通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置；充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例所述的一某一模块内部和外部的逻辑模块图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
根据本发明实施例所述的一种SOC中模块接口时序的优化方法，具体如图1所示，其中A区和B区表示的是某一模块内部的区域，C区表示的是某一模块外部的区域，A区表示的是内寄存器1的输出到某一接口的逻辑，B区表示的内寄存器1的从其他寄存器来的输入逻辑，而C区表示的是某一接口到外寄存器1之间的逻辑。内寄存器1为某一接口寄存器，接口表示的是模块与模块之间或者模块与上层模块之间的某一接口，是与内寄存器1相连的接口。内逻辑1，内逻辑2,和内逻辑3表示接口到内寄存器1之间的逻辑单元，内逻辑2_1，内逻辑2_2和内逻辑2_3表示的是内寄存器1到模块内部其他某一寄存器之间的逻辑单元。外寄存器1表示的是内寄存器1通过接口到达的某一寄存器，外逻辑1，外逻辑2和外逻辑3表示的是接口到外寄存器1之间的逻辑单元。
1)首先计算B区的权重，可以通过EDA工具的报时序的命令找到内寄存器1到模块内部的所有相关的时序路径以及路径上的逻辑单元，例如图中的内逻辑2_1，内逻辑2_2和内逻辑2_3所示，设置所有逻辑单元的权重为此逻辑单元的输入端个数，比如一个二输入与非门的输入端有两个，则设置二输入与非门的权重为二。则B区的内寄存器1到模块内部的某一时序路径的总权重b＝内逻辑2_1输入端个数+内逻辑2_2输入端个数+内逻辑2_3输入端个数+……，因为内寄存器1到模块内部有多条路径，因此可以找到B区的内寄存器1到模块内部的所有的时序路径中最大的总权重，设置为b_max。
2)其次计算A区的权重，同样通过EDA工具的报时序的命令找到内寄存器1到某一特定端口的所有时序路径以及路径上的逻辑单元，例如图中的内逻辑1，内逻辑2和内逻辑3所示，同样设置逻辑单元的权重为此逻辑单元的输入端个数，则A区的内寄存器1到某一特定端口上的某一条路径上的总权重a＝内逻辑1输入端个数+内逻辑2输入端个数+内逻辑3输入端个数+……，同样可以得到A区的内寄存器1到某一特定端口最大的总权重，设置为a_max。
3)其次计算C区的权重，同样通过EDA工具的报时序的命令找到外寄存器1到某一特定端口的所有时序路径以及路径上的逻辑单元，例如图中的外逻辑1，外逻辑2和外逻辑3所示，同样设置逻辑单元的权重为此逻辑单元的输入端个数，则C区的外寄存器1到某一特定端口的某一条路径上的总权重c＝外逻辑1输入端个数+外逻辑2输入端个数+外逻辑3输入端个数+……，同样可以得到C区的外寄存器1到某一特定端口的所有路径上的最大总体权重，设置为c_max。
4)由于内寄存器的位置取决于A区与C区的权重比较，也取决于A区加上C区作为整体与B区的权重比较。因此A区与C区的权重比较可以表达为(a_max-c_max)，而A区加上C区作为整体与B区的权重比较可以表达为(a_max+c_max-b_max)。由于还是要以接口寄存器的内部时序为重，所以要给A区加上C区作为整体与B区的权重差值一个更大的权重，例如：(a_max+c_max-b_max)x2，而(a_max-c_max)x1。从而得到一个整体的权重差值(a_max+c_max-b_max)x2+(a_max-c_max)x1。接着再给内寄存器1相对于选定的对应的接口一个基准距离，可以根据不同的模块来调整，例如60um。以B区的时序为基准计算，这样就可以得到内寄存器1相对于接口的一个预估距离：d＝60X{1-[(a_max+c_max-b_max)x2+(a_max-c_max)x1]/b}，最终通过在EDA工具中通过加region的形式将内寄存器1限制在距离对应接口为d的范围内。
实施例二
为了方便理解本发明的上述技术方案，以下通过具体使用方式上对本发明的上述技术方案进行详细说明。
一种SOC中模块接口时序的优化方法，对于所述SOC中任意模块，获取其内寄存器的其他寄存器来的输入逻辑和到一外寄存器的输出逻辑，及所述内寄存器通过某一接口连接的外寄存器的外逻辑，所述优化方法包括以下步骤：
步骤1，设置所有逻辑单元的权重为此逻辑单元的输入端个数，计算所述内寄存器中其他寄存器来的输入逻辑的权重，内寄存器到所述模块内有多条路径，获取所述输入逻辑的内的所有的时序路径中最大的总权重，设置为b_max；
步骤2，计算内寄存器到一外寄存器的输出逻辑的权重，获得内寄存器到某一特定端口最大的总权重，设置为a_max；
步骤3，再计算内寄存器通过某一接口连接的外寄存器的外逻辑的权重，获得C区的外寄存器1到某一特定端口的所有路径上的最大总体权重，设置为c_max；
步骤4，对b_max、a_max及c_max进行比较，计算得到内寄存器相对于接口的一个预估距离；
步骤5，通过在EDA工具中通过加region的形式将所述内寄存器限制在距离对应接口为所述预估距离的范围内。
优选地，所述步骤4进一步包括：给定内寄存器相对于选定的对应的接口一个基准距离d1，选取所述输入逻辑的时序为基准计算，得到内寄存器相对于接口的一个预估距离d＝d1×{1-[(a_max+c_max-b_max)×2+(a_max-c_max)×1]/b}，其中，所述内寄存器到模块内部的某一时序路径的总权重b为所有内逻辑输入端个数之和。
优选地，所述基准距离d1为60um，并且所述基准距离可以根据不同的模块来调整。
优选地，所述步骤1进一步包括：通过EDA工具的报时序的命令找到内寄存器到模块内部的所有相关的时序路径以及路径上的逻辑单元。
优选地，所述步骤2进一步包括：通过EDA工具的报时序的命令找到内寄存器到某一特定端口的所有时序路径以及路径上的逻辑单元。
优选地，所述步骤3进一步包括：通过EDA工具的报时序的命令找到外寄存器1到某一特定端口的所有时序路径以及路径上的逻辑单元。
综上所述，借助于本发明的上述技术方案，通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置；充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种SOC中模块接口时序的优化方法，对于所述SOC中任意模块，获取其内寄存器的其他寄存器来的输入逻辑和到一外寄存器的输出逻辑，及所述内寄存器通过某一接口连接的外寄存器的外逻辑，其特征在于，所述优化方法包括以下步骤：
步骤1，设置所有逻辑单元的权重为此逻辑单元的输入端个数，计算所述内寄存器中其他寄存器来的输入逻辑的权重，内寄存器到所述模块内有多条路径，获取所述输入逻辑的内的所有的时序路径中最大的总权重，设置为b_max；
步骤2，计算内寄存器到一外寄存器的输出逻辑的权重，获得内寄存器到某一特定端口最大的总权重，设置为a_max；
步骤3，再计算内寄存器通过某一接口连接的外寄存器的外逻辑的权重，获得C区的外寄存器1到某一特定端口的所有路径上的最大总体权重，设置为c_max；
步骤4，对b_max、a_max及c_max进行比较，计算得到内寄存器相对于接口的一个预估距离；
步骤5，通过在EDA工具中通过加region的形式将所述内寄存器限制在距离对应接口为所述预估距离的范围内。
2.根据权利要求1所述的一种SOC中模块接口时序的优化方法，其特征在于，所述步骤4进一步包括：给定内寄存器相对于选定的对应的接口一个基准距离d1，选取所述输入逻辑的时序为基准计算，得到内寄存器相对于接口的一个预估距离d＝d1×{1-[(a_max+c_max-b_max)×P+(a_max-c_max)×Q]/b}，其中，所述内寄存器到模块内部的某一时序路径的总权重b为所有内逻辑输入端个数之和，P和Q为根据模块的需要调整的系数值。
3.根据权利要求2所述的一种SOC中模块接口时序的优化方法，其特征在于，所述基准距离d1为60um，并且所述基准距离可以根据不同的模块来调整。
4.根据权利要求2所述的一种SOC中模块接口时序的优化方法，其特征在于，所述步骤1进一步包括：通过EDA工具的报时序的命令找到内寄存器到模块内部的所有相关的时序路径以及路径上的逻辑单元。
5.根据权利要求2所述的一种SOC中模块接口时序的优化方法，其特征在于，所述步骤2进一步包括：通过EDA工具的报时序的命令找到内寄存器到某一特定端口的所有时序路径以及路径上的逻辑单元。
6.根据权利要求2所述的一种SOC中模块接口时序的优化方法，其特征在于，所述步骤3进一步包括：通过EDA工具的报时序的命令找到外寄存器1到某一特定端口的所有时序路径以及路径上的逻辑单元。
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