CN111144149A - 限制应答器从磁场接收的电压水平的方法和对应的应答器 - Google Patents

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Abstract

本公开的各实施例涉及限制应答器从磁场接收的电压水平的方法和对应的应答器。一种用于限制与读取器非接触式通信的应答器的集成电路的输入处的电压的方法，方法包括：在非接触式通信期间：在应答器的天线处接收载波信号；以及控制应答器的整流器电路的两个晶体管的栅极电压，以便修改该集成电路的输入阻抗，其中该两个晶体管交叉耦合在天线的端子和基准电压之间。

Description

限制应答器从磁场接收的电压水平的方法和对应的应答器
相关申请的交叉引用
本申请要求于2018年11月02日提交的法国专利申请号1860141的优先权，该申请通过引用并入本文。
技术领域
本公开总体上涉及一种电子系统和方法，并且在特定实施例中，涉及一种用于限制由应答器从磁场接收的电压水平的方法及对应的应答器。
背景技术
非接触组件或设备可以是例如被称为“NFC”设备的组件或设备，即与NFC(近场通信)技术兼容的设备。
NFC设备可以是例如集成电路或包含NFC微控制器的芯片。
首字母缩写词NFC表示高频、短距离无线通信技术，其允许短距离(例如10cm)的两个非接触式设备之间进行数据交换。
NFC技术是例如在标准ISO/IEC 18092、ISO/IEC 21481、ISO 14443或EMVCo中标准化的开放技术平台。
除了其常规的电话功能外，蜂窝移动电话(如果配备了特定的装置)还可以被用来使用可以用在用于NFC技术中的非接触式通信协议，与另一个非接触式设备(例如，非接触式读取器)交换信息。
还可以引用其他的非接触式设备，诸如连接的手表。
这允许信息在非接触式读取器和位于移动电话内部的安全元件之间交换。因此许多应用是可能的，诸如用于公共交通的移动票务(移动电话充当交通票)，甚至移动支付(移动电话充当支付卡)。
当信息在读取器和非接触式标签或卡或以标签或卡模式仿真的对象之间传输时，读取器通过使用其天线生成磁场，该磁场通常符合常规的使用标准，即在13.56MHz下的正弦波。磁场的作用力例如在0.5安培/RMS(均方根)米和7.5安培/RMS(均方根)米之间。读取器或标签或卡越远，磁场的作用力就越低。相反，读取器与标签或卡越近，磁场的作用力越大。
然后存在两种操作模式，被动模式或主动模式。
在被动模式中，只有读取器会生成磁场，此时以标签模式或卡片模式仿真的对象是被动的，并且仍然充当目标。
更具体地，仿真标签或卡的对象的天线调制由读取器生成的场。
通过修改连接到对象的天线的端子的电荷来执行该修改。
通过修改在对象的天线的端子处的电荷，读取器的天线的输出阻抗由于两个天线之间的磁耦合而发生改变。这导致在读取器的天线和对象的天线处存在的电压和电流的振幅和/或相位发生改变。
而且，以这种方式，从对象传输到读取器的信息通过在读取器的天线电流处的电荷调制进行传输。
在主动操作模式中，对象可以例如在特定电源(例如，电池，如在移动电话的情况下)的协助下执行被动通信，以便提高对象的性能。
另外，为了进行通信，对象和读取器可以各自交替地生成磁场。在这种情况下，当对象需要将数据发送到读取器时，将以读取器模式仿真该对象，此时读取器将以接收器模式操作。该主动通信模式对于本领域技术人员来说被称为“对等”通信。
关于被动通信模式，其获得了更大的操作距离，根据所使用的协议，其操作距离可以达到20cm的范围。
在卡或标签处的磁场的强度主要取决于读取器及其相对于卡/标签的位置。高磁场会使以卡模式仿真的对象的集成电路降级。
发明内容
因此，期望保护以卡模式仿真的对象的集成电路，同时限制源自由读取器发射的磁场的电压。
一些实施例涉及使用连接到天线的非接触式设备或电子组件的无线或非接触式通信。一些实施例涉及被配置为根据非接触式类型的通信协议，经由天线与读取器交换信息的设备。
一些实施例涉及诸如NFC设备的非接触式设备和读取器之间以13.56MHz的频率的非接触式通信。
根据一个方面，提出了一种用于限制在与读取器非接触式通信的应答器的集成电路的输入处的电压的方法，应答器还包括天线和整流器电路，整流器电路包括在天线的端子和基准电压之间交叉耦合的两个晶体管。方法包括：在通信期间，控制晶体管的栅极电压，以便修改集成电路的输入阻抗。
控制晶体管的栅极电压允许减小天线的阻抗，并且因此减小集成电路的输入阻抗。天线阻抗的减小允许在天线处的过多能量被耗散。这种能量耗散允许降低天线处的电压，并且因此导致对在集成电路的输入处的电压的限制。
根据一个实施例，通信包括在天线的端子处接收载波信号，该载波信号交替且依次地使两个晶体管导通，并且控制栅极电压包括：当载波信号使晶体管中的一个晶体管导通时，将另一个晶体管配置为电流源。
载波信号被天线的端子接收。在一些实施例中，以全波为特征的载波信号允许交替且依次地使两个晶体管导通。
术语“使晶体管导通”通常被理解为处于完全导通状态(即等同于短路)的晶体管。
根据一个实施例，将晶体管配置为电流源包括向所述晶体管的栅极施加控制电压。
在一些实施例中，被配置为电流源的晶体管的栅极上的控制电压可以相同。
然而，根据一个实施例，控制栅极电压可以包括：通过分别施加两个不同的控制电压，将两个晶体管依次配置为电流源。
天线的端子可以不对称。在一些实施例中，将两个不同的控制电压施加到两个晶体管是有利的，即，将第一控制电压施加到第一晶体管，以及将与第一控制电压不同的第二控制电压施加到第二晶体管。
这两个晶体管可以是NMOS型的，并且此时基准电压为地。
这两个晶体管可以是PMOS型的，并且此时基准电压是电源电压，诸如正电压。
根据另一个方面，提出了一种应答器，该应答器被配置为与读取器非接触式通信。应答器包括集成电路、天线和整流器电路以及控制电路，整流器电路包括在天线的端子和旨在接收基准电压的基准端子之间交叉耦合的两个晶体管，控制电路能够在读取器和应答器之间的通信期间控制晶体管的栅极电压，以便修改集成电路的输入阻抗。
根据一个实施例，天线的两个端子旨在通信期间接收载波信号，载波信号交替且依次地使两个晶体管导通，并且控制电路能够：当载波信号使两个晶体管中的一个晶体管导通时，将另一个晶体管配置为电流源。
根据一个实施例，为了将晶体管配置为电流源，控制电路能够向晶体管的栅极施加控制电压。
根据一个实施例，控制电路能够通过分别施加第一控制电压和第二不同的控制电压，将两个晶体管依次配置为电流源。
根据一个实施例，控制电路包括两个电容器，两个晶体管通过使用该两个电容器交叉耦合，并且两个辅助晶体管分别耦合在两个晶体管的栅极和递送控制电压的端子之间。
根据一个实施例，控制电路包括被配置为生成控制电压的第一部分和第二部分，每个部分包括通过使用电阻器耦合到地的两个二极管。
根据一个实施例，两个晶体管是NMOS类型的，并且基准电压是地。
根据一个实施例，两个晶体管是PMOS类型的，并且基准电压是电源电压。
根据另一方面，提出了一种包括应答器的设备，诸如智能卡或电话。
附图说明
通过阅读绝不是限制性的实施例的详细描述并且参考附图，本发明的其他优点和特征将变得显而易见，其中：
图1、图2A、图2B、图3A和图3B示意性地示出了本发明的各种实施例。
具体实施方式
在图1中，附图标记TG表示应答器，其可以例如经由天线(例如，感应线圈L)与读取器RD通信。应答器TG可以包括集成电路，该集成电路包括整流器电路RED。在一些实施例中，集成电路还包括处理电路PROC。在一些实施例中，集成电路还包括电容器CA和/或CV。在一些实施例中，整流器电路RED被实施在第一集成电路中，并且处理电路PROC被实施在第二集成电路中。其他实施方式也是可能的。
天线包括耦合到调谐电容器CA的两个端子AC1和AC2，调谐电容器CA被配置为将应答器的谐振频率调整在载波信号的频率附近。载波信号的频率例如等于13.56MHz。
端子AC1递送信号S1，端子AC2递送信号S2。信号S1和S2表示载波信号。
两个端子AC1和AC2在高状态和低状态之间交替。
术语“高状态”被理解为例如正电压，并且术语“低状态”被理解为例如负电压。
应答器TG还包括整流器电路RED，整流器电路RED被配置为对在两个端子AC1和AC2处接收的载波信号S1、S2的负半波进行整流并且将正半波保留。
整流器电路RED耦合到电容器CV，电容器CV被配置为仅保留载波信号的直流分量VCC。换句话说，最初是交流的载波信号被转换为直流信号(或直流电压)VCC。
应答器TG还包括耦合到电容器CV的处理电路PROC。处理电路PROC可以是例如由直流信号VCC供电并且被配置为处理由读取器RD传输的数据的微处理器。
整流器电路RED包括第一部分1，第一部分1包括第一二极管DI1，第一二极管DI1耦合到端子AC2，并且被配置为在端子AC2处于高状态时允许信号S2通过。第一部分1还包括第二二极管DI2，第二二极管DI2耦合到端子AC1，并且被配置为在端子AC1处于高状态时允许信号S1通过。
整流器电路RED还包括第二部分2，第二部分2包括两个晶体管M0、M1，两个晶体管M0、M1通过使用控制电路CD在天线的端子AC1和AC2和基准电压之间交叉耦合。
更具体地，控制电路CD耦合到两个晶体管M0、M1的栅极，并且被配置为控制每个晶体管的栅极电压。
在该实施例中，两个晶体管M0、M1是NMOS型的并且耦合到基准电压，在这种情况下基准电压是地。
图2A示出了包括两个晶体管M0和M1的整流器电路RED的第二部分2的详细视图。
控制电路CD耦合到端子AC1并且被配置为接收信号S1。控制电路CD还耦合到端子AC2，并且被配置为接收信号S2。
晶体管M0的栅极G0和晶体管M1的栅极G1耦合到控制电路CD。控制电路CD被配置为使用控制信号VG2来控制晶体管M0的栅极G0。
控制电路CD还被配置为使用控制信号VG1来控制晶体管M1的栅极G1。
当由端子AC1递送的信号S1处于高状态时，控制电路CD递送处于高状态的控制信号VG1。晶体管M1被导通，并且因此将端子AC2连接到地。
同时，控制电路CD递送控制信号VG2，以便将晶体管M0配置为电流源。控制信号VG2是控制电压vlim，如图2B中所示。
控制信号VG2通过使电流从端子AC1循环到端子AC2来允许对信号S1的电压进行限制，并且因此允许减小天线处的阻抗。
减小天线的阻抗允许过多的能量在天线处被耗散，并且因此允许减小天线处的电压。
当由端子AC2递送的信号S2处于高状态时，控制电路CD递送处于高状态的控制信号VG2。晶体管M0被导通，并且因此将端子AC1连接到地。
同时，控制电路CD递送控制信号VG1(控制电压vlim)，以便将晶体管M1配置为电流源。
控制信号VG1通过使电流从端子AC2循环到端子AC1来允许对信号S2的电压进行限制，并且因此允许减小天线处的阻抗。
应当注意，控制电压VG1和VG2可以基本相等或不同。
图2B示出了第一图形GR1，其示出了电压S1和S2根据时间的演进。
图2B还示出了第二图形GR2，其示出了在两个晶体管M0、M1的栅极G0、G1由控制电路CD控制之后，两个电压VG1和VG2根据时间的演进。
第一图形GR1示出了载波信号的全波。
在第一图形GR1中，信号S1的振幅处于高状态是由于使用基本等于控制电压vlim的控制电压VG2来控制晶体管M0的栅极G0导致的。
在第一图形GR1中，信号S2的振幅处于高状态是由于使用基本等于控制电压vlim的控制电压VG1来控制晶体管M1的栅极G1导致的。
图3A示出了控制电路CD的一个实施例。
控制电路CD包括被配置为生成控制信号VG2的第一部分11和被配置为生成控制信号VG1的第二部分22。
第一部分11包括第三二极管D3和第四二极管D4，第三二极管D3的阳极耦合到递送控制电压vlim的端子，第四二极管D4的阳极耦合到端子AC2。
第三二极管D3的阴极和第四二极管D4的阴极通过电阻器R2耦合在一起并且耦合到地。
如果在端子AC2处的电压大于控制电压vlim，则控制信号VG2的电压将基本上等于在端子AC2处的电压。
如果在端子AC2处的电压小于控制电压vlim，则控制信号VG2的电压将基本上等于控制电压vlim。
第二部分22包括第五二极管D5和第六二极管D6，第五二极管D5的阳极耦合到递送控制电压vlim的端子，第六二极管D6的阳极耦合到端子AC1。
第五二极管D5的阴极和第六二极管D6的阴极通过电阻器R1耦合在一起并且耦合到地。
如果在端子AC1处的电压大于控制电压vlim，则控制信号VG1的电压将基本上等于在端子AC1处的电压。
如果在端子AC1处的电压小于控制电压vlim，则控制信号VG1的电压将基本上等于控制电压vlim。
图3B示出了控制电路CD的另一个实施例。
控制电路CD包括第一电容器C1、第二电容器C2、第一辅助晶体管M00和第二辅助晶体管M11，其中第一辅助晶体管M00和第二辅助晶体管M11为NMOS类型。
端子AC1耦合到第一电容器C1和第一辅助晶体管M00的栅极。
端子AC2耦合到第二电容器C2和第二辅助晶体管M11的栅极。
第一电容器C1还耦合到第二晶体管M1的栅极和第一辅助晶体管M00的栅极。
第二电容器C2耦合到第一晶体管M0的栅极和第二辅助晶体管M11的栅极。
第一辅助晶体管M00的第一导电电极(漏极)耦合到第二电容器C2的电极，其第二导电电极(源极)耦合到递送控制电压vlim的端子。
第二辅助晶体管M11的第一导电电极(漏极)耦合到第一电容器C1的电极，其第二导电电极(源极)耦合到递送控制电压vlim的端子。
控制电路CD的操作如下：如果由端子AC1递送的信号S1处于高状态，则对第一电容器C1充电。在第一电容器处的等效电压VG1基本上等于信号S1的电压，并且因此等于载波信号的电压。
第二晶体管M1被导通。端子AC2耦合到地。
第一辅助晶体管M00也被导通，并且允许对应于控制电压VG2的第二电容器C2中存储的电荷的循环。控制电压VG2基本上等于控制电压vlim。
第一晶体管M0被配置为电流源，并且由控制电压VG2控制，这允许信号S1的电压被限制，并且因此载波信号的电压被限制。
在信号S2处于高状态之后，第一晶体管M0被导通。端子AC1耦合到地。
第二辅助晶体管M11也被导通，并且允许对应于控制电压VG1的第一电容器C1中存储的电荷的循环。控制电压VG1基本上等于控制电压vlim。
第二晶体管M1被配置为电流源，并且由控制电压VG1控制，这允许信号S2的电压被限制，并且因此载波信号的电压被限制。
因此，一些实施例通过当整流器的两个晶体管不在导通状态时使用它们，来有利地允许减小在天线的端子处的电压，并且因此减小在集成电路的输入处的电压。
因此，在没有电压vlim的情况下，对于1.5A/m的磁激励，在天线的端子处的最大电压将为例如28伏。
在一些实施例中，在电压vlim等于0.8伏的情况下，在天线的端子处的最大电压将是例如6.4伏，并且在电压vlim等于0.9伏的情况下，将会减小到例如3.1伏。
本发明不限于上述实施例。
因此，例如，尽管所描述的各种晶体管是NMOS晶体管，但是也可以使用PMOS晶体管，此时基准电压是电源电压而不是地。

Claims (21)

1.一种用于限制与读取器非接触式通信的应答器的集成电路的输入处的电压的方法，所述方法包括：在所述非接触式通信期间，
在所述应答器的天线处接收载波信号；以及
控制所述应答器的整流器电路的两个晶体管的栅极电压，以便修改所述集成电路的输入阻抗，其中所述两个晶体管被交叉耦合在所述天线的端子和基准电压之间。
2.根据权利要求1所述的方法，其中所述非接触式通信包括：在所述天线的所述端子处接收所述载波信号，所述载波信号交替且依次使所述两个晶体管导通；并且其中控制所述两个晶体管的所述栅极电压包括：当由所述载波信号使所述两个晶体管中的一个晶体管导通时，将所述两个晶体管中的另一个晶体管作为电流源操作。
3.根据权利要求2所述的方法，将所述另一个晶体管作为电流源操作包括：将控制电压施加到所述另一个晶体管的栅极。
4.根据权利要求1所述的方法，其中控制所述两个晶体管的所述栅极电压包括：通过两个控制电压的分别施加来将所述两个晶体管依次配置为电流源。
5.根据权利要求4所述的方法，其中所述两个控制电压不同。
6.根据权利要求1所述的方法，其中所述两个晶体管是N型的金属氧化物半导体(MOS)晶体管，并且其中所述基准电压是地。
7.根据权利要求1所述的方法，其中所述两个晶体管是P型的金属氧化物半导体(MOS)晶体管，并且其中所述基准电压是正电源电压。
8.根据权利要求1所述的方法，其中所述载波信号具有大约13.56MHz的频率。
9.一种应答器，包括：
两个天线端子，被配置为耦合到天线；
整流器电路，其包括两个晶体管，所述两个晶体管被交叉耦合在所述两个天线端子和被配置为接收基准电压的基准端子之间；以及
控制电路，被配置为：在读取器和所述应答器之间的通信期间，控制所述两个晶体管的栅极电压，以便修改在所述两个天线端子处的输入阻抗。
10.根据权利要求9所述的应答器，其中所述两个天线端子被配置为：在所述通信期间，接收载波信号，所述载波信号交替且依次地使所述两个晶体管导通，并且其中所述控制电路被配置为：当由所述载波信号使所述两个晶体管中的一个晶体管导通时，将所述两个晶体管中的另一个晶体管作为电流源操作。
11.根据权利要求10所述的应答器，其中所述控制电路被配置为：通过向所述另一个晶体管的栅极施加控制电压，将所述另一个晶体管作为电流源操作。
12.根据权利要求11所述的应答器，其中所述控制电路被配置为：通过两个不同的控制电压的分别施加，依次将所述两个晶体管作为电流源操作。
13.根据权利要求11所述的应答器，其中所述控制电路包括两个电容器和两个辅助晶体管，其中所述两个晶体管经由所述两个电容器被交叉耦合，并且其中所述两个辅助晶体管被分别耦合在所述两个晶体管的栅极与被配置为递送所述控制电压的端子之间。
14.根据权利要求11所述的应答器，其中所述控制电路包括被配置为生成所述控制电压的第一部分和第二部分，并且其中所述第一部分和所述第二部分中的每个部分包括经由相应的电阻器而被耦合到地的两个二极管。
15.根据权利要求9所述的应答器，其中所述两个晶体管是N型的金属氧化物半导体(MOS)晶体管，并且其中所述基准电压是地。
16.根据权利要求9所述的应答器，其中所述两个晶体管是P型的金属氧化物半导体(MOS)晶体管，并且其中所述基准电压是正电源电压。
17.根据权利要求9所述的应答器，其中所述应答器是智能卡或电话的一部分。
18.一种应答器，包括：
第一天线端子和第二天线端子；以及
整流器电路，耦合到所述第一天线端子和所述第二天线端子，其中所述整流器电路包括：
整流器输出端子，
第一二极管，耦合在所述第一天线端子和所述整流器输出端子之间，
第二二极管，耦合在所述第二天线端子和所述整流器输出端子之间，
第一晶体管，具有耦合在所述第一天线端子和基准端子之间的电流路径，
第二晶体管，具有耦合在所述第二天线端子和所述基准端子之间的电流路径，以及
控制电路，被配置为向所述第一晶体管和所述第二晶体管的相应控制端子提供第一电压和第二电压，使得当所述第二晶体管作为电流源操作时，所述第一晶体管导通，并且当所述第一晶体管作为电流源操作时，所述第二晶体管导通。
19.根据权利要求18所述的应答器，其中所述控制电路包括：
第三二极管，耦合在所述第二天线端子和所述第一晶体管的所述控制端子之间；
第四二极管，耦合在第一电压节点和所述第一晶体管的所述控制端子之间；
第一电阻器，耦合在所述第一晶体管的所述控制端子和所述基准端子之间；
第五二极管，耦合在所述第一天线端子和所述第二晶体管的所述控制端子之间；
第六二极管，耦合在所述第一电压节点和所述第二晶体管的所述控制端子之间；以及
第二电阻器，耦合在所述第二晶体管的所述控制端子和所述基准端子之间。
20.根据权利要求18所述的应答器，其中所述控制电路包括：
第一电容器，耦合在所述第一天线端子和所述第二晶体管的所述控制端子之间；
第二电容器，耦合在所述第二天线端子和所述第一晶体管的所述控制端子之间；
第三晶体管，具有耦合在所述第一晶体管的所述控制端子和第一电压节点之间的电流路径、以及耦合到所述第一天线端子的控制端子；以及
第四晶体管，具有耦合在所述第二晶体管的所述控制端子和所述第一电压节点之间的电流路径、以及耦合到所述第二天线端子的控制端子。
21.根据权利要求18所述的应答器，还包括耦合到所述整流器输出端子的微处理器。
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