CN111126587A - 交并比电路 - Google Patents

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Abstract

本发明提供了一种交并比电路，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接，通过电路实现了IOU算法，从而降低了卷积神经网络的整体功耗。

Description

交并比电路
技术领域
本发明涉及卷积神经网络技术领域，尤其涉及一种交并比电路。
背景技术
卷积神经网络技术中，分类筛选普遍采用非最大值抑制方法进行候选框的筛选，顾名思义就是留下最大值的元素，抑制非最大值的元素。而非极大值抑制(non maximumsuppression，NMS)中核心的部分是IOU(Intersection over Union)方法，该方法主要有两个输入和一个输出，两个输入即候选框和索引框，一个输出即求出的IOU结果。
目前主要通过中央处理器(central processing unit，CPU)进行运算处理，传统意义上通过CPU实现目标筛选，不利于卷积神经网络算法单芯片级的实现，在系统中增加CPU设计，系统设计复杂度会大大提高，同时也会增加系统的整体功耗。
因此，有必要提供一种新型的交并比电路以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种交并比电路，提高了IOU算法工作效率，通过模块化电路设计，更适用于单芯片级的应用，同时也会减少系统设计复杂度和整体功耗。
为实现上述目的，本发明的所述交并比电路，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述第一交集面积计算电路和所述并集面积计算电路均与所述第一除法器连接，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，所述第一面积计算电路和所述第二面积计算电路均与所述第一加法器连接，所述第二交集面积计算电路通过所述第一减法器与所述第一加法器连接，所述第一交集面积计算电路和所述第二交集面积计算电路均包括第一边值计算电路、第二边值计算电路和第一乘法器，所述第一边值计算电路通过所述第一乘法器与所述第二边值计算电路连接，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第一过程值计算电路和所述第二过程值计算电路均与所述第二减法器连接，所述第一过程值计算电路包括第二加法器、第一移位器、第三加法器、第二移位器和第一比较单元，所述第一移位器和所述第一比较单元均与所述第二加法器连接，所述第二移位器和所述第一比较器均与所述第三加法器连接，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接。
本发明的有益效果在于：所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，通过所述交并比电路实现了IOU算法，代替了CPU，降低了卷积神经网络的整体的复杂度和功耗，有利于单芯片级的实现，并且所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，从而能够同时计算第一面积、第二面积和第二交集面积，即候选框面积、索引框面积以及交集面积，实现了并行化设计，提高了工作效率。
优选地，所述第一比较单元包括第一比较器和第一选择器，所述第一选择器用于选择所述第一比较器中的最小值。
优选地，所述第二比较单元包括第二比较器和第二选择器，所述第二选择器用于选择所述第二比较器中的最大值。
优选地，所述第一移位器、所述第二移位器、所述第三移位器和所述第四移位器的移位位数均为1。
优选地，交并比电路还包括第一数据输入模块和第二数据输入模块，所述第一数据输入模块包括四个第一数据输入口，分别用于输入候选框坐标信息，并将所述候选框坐标信息传输给所述所述第一边值计算电路或所述第二边值计算电路，所述第二数据输入模块包括四个第二数据输入口，分别用于输入索引框的坐标信息，并将所述索引框的坐标信息传输给所述所述第一边值计算电路或所述第二边值计算电路。
优选地，所述第一边值计算电路和所述第二边值计算电还均包括第三比较单元，所述第三比较单元包括第三比较器，若所述第三比较器判断输入值小于或等于0，则所述交并比电路结束计算。
附图说明
图1为本发明的整体电路框图；
图2为本发明的并集计算电路的电路框图；
图3为本发明的第一交集面积计算电路的电路框图；
图4为本发明的第一边值计算电路的电路框图；
图5为本发明的第一过程值计算电路的电路框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种交并比电路，用于卷积神经网络，参照图1，所述交并比电路10包括第一交集面积计算电路11、并集面积计算电路12和第一除法器13，所述第一交集面积计算电路11和所述并集面积计算电路12均与所述第一除法器13连接。其中，所述第一除法器13的输出端用于输出所述交兵比电路10的结果数据，即IOU结果。
本发明的一些实施例中，所述交并比电路通过现场可编程门阵列(FieldProgrammable Gate Array，FPGA)构建。
图2为本发明一些实施例中并集计算电路的电路框图。参照图2，所述并集面积计算电路12包括第一面积计算电路121、第二面积计算电路122、第二交集面积计算电路123、第一加法器124和第二减法器125，所述第一面积计算电路121和所述第二面积计算电路122均与所述第一加法器124连接，所述第二交集面积计算电路123和所述第一加法器124均与所述第一减法器125连接。
本发明的一些实施例中，所述第一面积计算电路包括第二乘法器，所述第二乘法器的输出端与所述第一加法器的一端连接，所述第二面积计算电路包括第三乘法器，所述第三乘法器的输出端与所述第一加法器的另一端连接。
本发明的一些具体实施例中，所述第一加法器的输出端与所述第二减法器的被减数据输入端连接，所述第二交集面积计算电路中第一乘法器的输出端与所述第二减法器的减数数据输入端连接。
本发明的一些具体实施例中，所述第二减法器的输出端与所述第一除法器的除数数据输入端连接，所述第一乘法器的输出端与所述第一除法器的被除数数据输入端连接。
图3为本发明一些实施例中第一交集面积计算电路的电路框图。参照图3，所述第一交集面积计算电路11包括第一边值计算电路111、第二边值计算电路112和第一乘法器113，所述第一边值计算电路111和所述第二边值计算电路112均与所述第一乘法器113连接。
本发明的一些实施例中，所述第二交集面积计算电路和所述第一交集面积计算电路的结构相同。
图4为本发明一些实施例中第一边值计算电路的电路框图。参照图4，所述第一边值计算电路111包括第一过程值计算电路1111、第二过程值计算电路1112和第二减法器1113，所述第一过程值计算电路1111和所述第二过程值计算电路1112均与所述第二减法器1113连接。
本发明的一些实施例中，所述第二边值计算电路和所述第一边值计算电路的结构相同。
图5为本发明一些实施例中第一过程值计算电路的电路框图。参照图5，所述第一过程值计算电路1111包括第二加法器11111、第一移位器11112、第三加法器11113、第二移位器11114和第一比较单元11115，所述第一移位器11112和所述第一比较单元11115均与所述第二加法器11111连接，所述第二移位器11114和所述第一比较单元11115均与所述第三加法器11113连接。
本发明的一些具体实施例中，所述第一移位器的输出端与所述第二加法器的输入端连接，所述第二加法器的输出端与所述第一比较单元的输入端连接，所述第二移位器的输出端与所述第三加法器的输入端连接，所述第三加法器的输出端与所述第一比较单元的另一输入端连接。
本发明的一些实施例中，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接。
本发明的一些具体实施例中，所述第三移位器的输出端与所述第三减法器的减数数据输入端连接，所述第三减法器的输出端与所述第二比较器的输入端连接，所述第四移位器的输出端与所述第四减法器的减数数据输入端连接，所述第四移位器的输出端与所述第二比较单元的另一输入端连接。
本发明的一些实施例中，所述第一比较单元包括第一比较器和第一选择器，所述第一选择器用于选择所述第一比较器中的最小值。
本发明的一些实施例中，所述第二比较单元包括第二比较器和第二选择器，所述第二选择器用于选择所述第二比较器中的最大值。
本发明的一些实施例中，所述第一移位器、所述第二移位器、所述第三移位器和所述第四移位器的移位位数均为1。
本发明的一些实施例中，所述交并比电路还包括第一数据输入模块和第二数据输入模块，所述第一数据输入模块包括四个第一数据输入口，分别用于输入候选框坐标信息，并将所述候选框坐标信息传输给所述所述第一边值计算电路或所述第二边值计算电路，所述第二数据输入模块包括四个第二数据输入口，分别用于输入索引框的坐标信息，并将所述索引框的坐标信息传输给所述所述第一边值计算电路或所述第二边值计算电路。
本发明的一些实施例中，所述第一边值计算电路和所述第二边值计算电还均包括第三比较单元，所述第三比较单元包括第三比较器，若所述第三比较器判断输入值小于或等于0，则所述交并比电路结束计算。
本发明的一些具体实施例中，所述四个第一数据输入口分别为第一输入口、第二输入口、第三输入口和第四输入口，所述候选框坐标信息包括候选框中心点坐标x方向分量信息、候选框中心坐标y方向分量信息、候选框宽度信息和候选框高度信息，所述第一输入口用于输入所述候选框中心点坐标x方向分量信息，所述第二输入口用于输入所述候选框宽度信息，所述第三输入口用于输入所述候选框中心点坐标y方向分量信息，所述第四输入口用于输入所述候选框高度信息。
本发明的一些具体实施例中，所述第一输入口与所有所述第一边值计算电路中第二加法器的另一输入端和所有所述第一边值计算电路中第三减法器的被减数据输入端连接，所述第二输入口与所有所述第一边值计算电路中第一移位器的输入端和所有所述第一边值计算电路中第三移位器的输入端连接。
本发明的一些具体实施例中，所述第三输入口与所有所述第二边值计算电路中第二加法器的另一输入端和所有所述第二边值计算电路中第三减法器的被减数据输入端连接，所述第四输入口与所有所述第二边值计算电路中第一移位器的输入端和所有所述第二边值计算电路中第三移位器的输入端连接。
本发明的一些实施例中，所述第二输入口和所述第四输入口还分别与所述第二乘法器的两个输入端连接。
本发明的一些具体实施例中，所述四个第二数据输入口分别为第五输入口、第六输入口、第七输入口和第八输入口，所述索引框坐标信息包括索引框中心点坐标x方向分量信息、索引框中心坐标y方向分量信息、索引框宽度信息和索引框高度信息，所述第五输入口用于输入所述索引框中心点坐标x方向分量信息，所述第六输入口用于输入所述索引框宽度信息，所述第七输入口用于输入所述索引框中心点坐标y方向分量信息，所述第八输入口用于输入所述索引框高度信息。
本发明的一些具体实施例中，所述第五输入口与所有所述第一边值计算电路中第三加法器的另一输入端和所有所述第一边值计算电路中第四减法器的被减数据输入端连接，所述第六输入口与所有所述第一边值计算电路中第二移位器的输入端和所有所述第一边值计算电路中第四移位器的输入端连接。
本发明的一些具体实施例中，所述第六输入口与所有所述第二边值计算电路中第三加法器的另一输入端和所有所述第二边值计算电路中第四减法器的被减数据输入端连接，所述第七输入口与所有所述第二边值计算电路中第二移位器的输入端和所有所述第二边值计算电路中第四移位器的输入端连接。
本发明的一些实施例中，所述第六输入口和所述第八输入口还分别与所述第三乘法器的两个输入端连接。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (6)

1.一种交并比电路，其特征在于，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述第一交集面积计算电路和所述并集面积计算电路均与所述第一除法器连接，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，所述第一面积计算电路和所述第二面积计算电路均与所述第一加法器连接，所述第二交集面积计算电路通过所述第一减法器与所述第一加法器连接，所述第一交集面积计算电路和所述第二交集面积计算电路均包括第一边值计算电路、第二边值计算电路和第一乘法器，所述第一边值计算电路通过所述第一乘法器与所述第二边值计算电路连接，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第一过程值计算电路和所述第二过程值计算电路均与所述第二减法器连接，所述第一过程值计算电路包括第二加法器、第一移位器、第三加法器、第二移位器和第一比较单元，所述第一移位器和所述第一比较单元均与所述第二加法器连接，所述第二移位器和所述第一比较器均与所述第三加法器连接，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接。
2.根据权利要求1所述的交并比电路，其特征在于，所述第一比较单元包括第一比较器和第一选择器，所述第一选择器用于选择所述第一比较器中的最小值。
3.根据权利要求1所述的交并比电路，其特征在于，所述第二比较单元包括第二比较器和第二选择器，所述第二选择器用于选择所述第二比较器中的最大值。
4.根据权利要求1所述的交并比电路，其特征在于，所述第一移位器、所述第二移位器、所述第三移位器和所述第四移位器的移位位数均为1。
5.根据权利要求1所述的交并比电路，其特征在于，还包括第一数据输入模块和第二数据输入模块，所述第一数据输入模块包括四个第一数据输入口，分别用于输入候选框坐标信息，并将所述候选框坐标信息传输给所述所述第一边值计算电路或所述第二边值计算电路，所述第二数据输入模块包括四个第二数据输入口，分别用于输入索引框的坐标信息，并将所述索引框的坐标信息传输给所述所述第一边值计算电路或所述第二边值计算电路。
6.根据权利要求1所述的交并比电路，其特征在于，所述第一边值计算电路和所述第二边值计算电还均包括第三比较单元，所述第三比较单元包括第三比较器，若所述第三比较器判断输入值小于或等于0，则所述交并比电路结束计算。
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