CN110995046A - 实现spwm及pwm波死区时间动态调整的系统及方法 - Google Patents

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Abstract

本发明公开了实现SPWM及PWM波死区时间动态调整的系统及方法，可以给逆变器的PWM或者SPWM波添加任意长度高精度死区时间，利用该方案设计的具有Avalon总线的IP核，能够轻松的挂接到NiosII处理器上，使得死区时间的控制和调整非常方便。该系统包括处理器、Avalon总线以及IP核，所述IP核通过所述总线与处理器通信连接，所述IP核包括读写控制逻辑模块、延迟移位寄存器组、起始控制寄存器以及死区生成逻辑模块。

Description

实现SPWM及PWM波死区时间动态调整的系统及方法
技术领域
本发明涉及电力电子技术领域，具体涉及实现SPWM及PWM波死区时间动态调整的系统及方法。
背景技术
科技不断发展，人类对能源的需求越来越大，为了缓解能源供应的压力，减少碳排放量以及化石能源对环境污染带来的影响，提高可再生能源的占比成为根本的解决方案。逆变器由于能将直流电转换为交流并且能实现并网发电，因此成为新能源系统的核心装置，在光伏发电、风力发电等技术领域是不可或缺的重要设备，具有重要的研究价值。
逆变器是一种典型的非线性系统，而其中最重要的非线性效应来自于所使用的功率器件(如MOSFET或者IGBT等)的死区问题。在实际电路中，由于功率开关管存在着一定的导通和关断时间，为了防止同一桥臂上的两个开关器件的直通而发生短路现象，则在PWM(脉冲宽度调制)和SPWM(正弦脉宽调制)的控制信号中必须设定一定的死区时间。死区时间的长短至关重要，如果太短，则上下桥臂的功率器件仍存在短路的风险，如果太长，系统就会出现死区效应：输出基波幅值减小、高次谐波幅值增大、零电流钳位、失真严重等现象，从而影响了系统的稳定性和效率。
因此，如何给逆变器的输入PWM和SPWM信号产生合适的死区时间成为解决问题的关键，这也成为本发明研究的主要内容。逆变器的死区时间又称为死时，传统的给逆变器产生死时的方法通常是使用555定时器或者阻容充放电回路，这类方法普遍存在死区时间不稳定、长短难以调节、精度较低等缺点。为了解决上述问题，本文提出了一种利用FPGA自定义IP(知识产权)核技术对逆变器的PWM或SPWM波进行变换，实现死区时间动态、高精度可调的方案。该方案利用移位寄存器对SPWM或PWM波实现精确时延，延迟时间的具体长度由NiosII CPU使用C语言控制取出点的位置从而实现精准调节，最后经过精心设计的逻辑电路产生成对的SPWM和SPWM非(或者PWM和PWM非)信号。本发明设计的IP核具有使用方便、精度高、便于FPGA系统集成等优势。
发明内容
针对现有技术中的缺陷，本发明提出了实现SPWM及PWM波死区时间动态调整系统及方法，可以给逆变器的PWM或者SPWM波添加任意长度高精度死区时间，利用该方案集成具有Avalon总线的IP核，能够轻松的挂接到NiosII处理器上，使得死区时间的控制和调整非常方便。
实现SPWM及PWM波死区时间动态调整的系统，包括处理器、总线以及IP核，所述IP核通过所述总线与处理器通信连接，所述IP核包括读写控制逻辑模块、延迟移位寄存器组、起始控制寄存器以及死区生成逻辑模块，其中：
所述处理器用于通过所述读写控制逻辑模块与所述延迟移位寄存器组、延迟时间寄存器、起始控制寄存器通信连接；
所述延迟移位寄存器组用于接收外部PWM或SPWM波信号，并根据该外部PWM或SPWM波信号生成延迟信号；
所述死区生成逻辑模块用于根据外部PWM或SPWM波信号以及所述延迟信号生成输出信号；
所述起始控制寄存器用于控制所述IP核的启动和停止。
本发明设计的死区时间生成IP核具有pwm_in接口，能够将输入的PWM或者SPWM波，经过IP核的流水线结构处理之后自动生成成对的pwm_out和pwm_out_not信号，这两个信号预设了一定的死区时间，送给逆变器的同一桥臂上的两个开关管，能够使逆变器正常工作，避免同一桥臂上的功率器件出现直通的短路现象。当使用多个本发明的IP核控制多个桥臂上的PWM或者SPWM产生成对的pwm_out和pwm_out_not信号时，能够保证所有桥臂的正常工作，产生期望的三相、四相等多相逆变器。
自定义IP核系统结构的输入信号名叫pwm_in，但是其输入信号并不局限于PWM波，实际上既可以是SPWM波也可以是PWM波，设输入信号经过IP核的死区生成逻辑及其控制逻辑处理之后产生pwm_out和pwm_out_not信号，这两个信号用来控制逆变器同一桥臂上的两个功率管。自定义的死区生成IP核设计了Avalon总线接口，能够挂接在NiosII处理器上，NiosII处理器通过访问“延迟时间寄存器”来设置死区时间的长短。另一个“起始控制寄存器”用来控制IP核是否输出pwm_out和pwm_out_not信号，控制极为方便。
优选地，所述处理器为NiosII处理器。
优选地，所述Avalon总线与NiosII处理器通信连接。
优选地，所述读写控制逻辑模块为Avalon读写控制逻辑模块。
实现SPWM及PWM波死区时间动态调整的方法，根据所述的实现SPWM及PWM波死区时间动态调整的系统，步骤如下：
所述延迟移位寄存器组在接收到外部PWM或SPWM波信号后，由延迟移位寄存器组对该外部PWM或SPWM波信号进行延迟处理，生成延迟信号并发送至死区生成逻辑模块，所述起始控制寄存器生成启动信号；当所述死区生成逻辑模块接收到外部PWM或SPWM波信号、延迟信号以及启动信号时，开始根据外部PWM或SPWM波信号生成输出信号。
进一步的，所述延迟处理的具体步骤为：
所述延迟移位寄存器组内包括N个移位寄存器，每个移位寄存器均通过同一时钟驱动，设该时钟周期为t，则从第n(0≤n≤N)个移位寄存器生成的延迟信号的延迟时间为n*t秒。
外部SPWM或者PWM信号从pwm_in端口输入之后，首先经过延迟移位寄存器组进行延迟操作，得到pwm_delay信号。设延迟移位寄存器组中共有N个移位寄存器，每个寄存器都受同一个时钟clk的驱动，设clk的时钟周期为t，且假设pwm_delay信号由Avalon读写控制逻辑设定从第N个移位寄存器的输出取数，则pwm_delay相对于pwm_in的延迟时间为N*t秒钟。很显然N*t为移位寄存器组的最大延迟时间，t反映了延迟时间的精度，要想实现足够长的延迟时间，只要设定N足够大即可。引脚reset用来给系统的寄存器进行复位操作。在用硬件描述语言，比如Verilog书写IP核的功能时，可以使用parameter关键词对N实现宏定义，即parameter N＝100等(此时假设N＝100)。
进一步的，所述延迟时间寄存器和起始控制寄存器在IP核中设置不同的地址，所述处理器通过所述Avalon读写逻辑模块对所述地址进行访问。
进一步的，该系统还包括时钟接口和复位接口，所述时钟接口用于接收时钟信号，所述读写控制逻辑模块、延迟移位寄存器组均与时钟信号接口通信连接，所述复位接口用于接收复位信号，所述读写控制逻辑模块、延迟移位寄存器组、延迟时间寄存器、起始控制寄存器以及死区生成逻辑模块均与所述复位接口通信连接。
进一步的，所述延迟移位寄存器组内包括若干个移位寄存器，所述移位寄存器均由所述时钟信号驱动。
进一步的，该系统还包括延迟时间寄存器，所述延迟时间寄存器用于控制死区时间的长短。通过Avalon总线可以向该延迟时间寄存器中写入任意值n(0≤n≤N)，则由此可以设置死区时间长度为n*t。
所述读写控制逻辑模块采用Avalon读写控制逻辑，该控制逻辑时序满足AvalonMemory Mapped Slave接口的时序要求，使得CPU处理器可以利用此接口读写IP核内部的寄存器。所述延迟时间寄存器和起始控制寄存器在IP核中设置不同的地址，CPU可以利用IP核自带的Avalon读写逻辑通过设定的地址对其进行访问。
IP核生成的pwm_out信号受起始控制寄存器的第0位控制，当该位等于1时，pwm_out等于输入的pwm信号与pwm经过延迟n*t时间的信号求与得到，当该位等于0时，pwm_out等于0.同样地，IP核生成的pwm_out_not也受起始控制寄存器的第0位的控制，当该位等于1时，pwm_out_not等于输入的pwm信号与pwm经过延迟的信号求或再求非得到，当起始控制寄存器的第0位等于0时，pwm_out_not输出0。
本发明的有益效果体现在：
1、能够产生高精度的死区时间，时间精度由IP核的输入时钟周期t决定，当输入时钟频率为100MHz时，死区时间的调节精度可以达到10纳秒；
2、死区时间的长短可以非常方便的进行调节，只需利用C程序向延迟时间寄存器中写入n，则死区时间即可设定为n*t；
3、可以通过添加多个IP核的方法同时控制逆变器中多个桥臂上的开关管，使这些桥臂都能避免死区效应，并且能够使得逆变器输出三相、四相等多相逆变信号。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1为本发明IP核在FPGA中的系统结构示意图；
图2为本发明IP核的内部结构示意图；
图3为IP核内部四个最重要信号的时序图；
图4为本发明一种实施例-三个本发明IP核控制三相逆变器电路的6个晶闸管的电路结构示意图。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
实施例1
如图1所示，本发明设计的死区时间生成IP核具有pwm_in接口，能够将输入的PWM或者SPWM波，经过IP核的流水线结构处理之后自动生成成对的pwm_out和pwm_out_not信号，这两个信号预设了一定的死区时间，送给逆变器的同一桥臂上的两个开关管，能够使逆变器正常工作，避免同一桥臂上的功率器件出现直通的短路现象。当使用多个本发明的IP核控制多个桥臂上的PWM或者SPWM产生成对的pwm_out和pwm_out_not信号时，能够保证所有桥臂的正常工作，产生期望的三相、四相等多相逆变器。本发明提出的死区时间生成IP核在FPGA中的示意如图1所示。
图1中自定义IP核系统结构的输入信号名叫pwm_in，但是其输入信号并不局限于PWM波，实际上既可以是SPWM波也可以是PWM波，设输入信号经过IP核的死区生成逻辑及其控制逻辑处理之后产生pwm_out和pwm_out_not信号，这两个信号用来控制逆变器同一桥臂上的两个功率管。自定义的死区生成IP核设计了Avalon总线接口，能够挂接在NiosII处理器上，NiosII处理器通过访问“延迟时间寄存器”来设置死区时间的长短。另一个“起始控制寄存器”用来控制IP核是否输出pwm_out和pwm_out_not信号，控制极为方便。
自定义死区生成IP核为FPGA系统的核心部分，也是本发明的关键所在。该IP核主要由Avalon读写控制逻辑模块、延迟移位寄存器组模块、延迟时间寄存器、起始控制寄存器以及死区生成逻辑组成，其工作原理及结构如下图2所示。
外界SPWM或者PWM信号从pwm_in端口输入之后，首先经过延迟移位寄存器组进行延迟操作，得到pwm_delay信号。设延迟移位寄存器组中共有N个移位寄存器，每个寄存器都受同一个时钟clk的驱动，设clk的时钟周期为t，且假设pwm_delay信号由Avalon读写控制逻辑设定从第n个移位寄存器的输出取数，则pwm_delay相对于pwm_in的延迟时间为n*t秒钟。很显然N*t为最大的延迟时间差，t反映了延迟时间的精度，要想实现足够长的延迟时间，只要设定N足够大即可。引脚reset用来给系统的寄存器进行复位操作。在用硬件描述语言，比如Verilog书写IP核的功能时，可以使用parameter关键词对N实现宏定义，即parameter N＝100等(此时假设N＝100)。
数据在延迟移位寄存器中以持续流动的形式运行，即在每个clk的上升沿(或者下降沿)，第k(1<k<N，k为整数)号寄存器读取第k-1号寄存器中的内容，并同时将自己存储的内容传送给第k+1号存储器。这个过程在IP核的设计中使用always时序逻辑实现，具体过程是：
1、定义N个延迟移位寄存器，比如reg[N-1:0]d_data；
2、利用always语句令每个clk的上升沿(或下降沿)将pwm_in信号幅值给d_data[0]，具体硬件描述语言为：
always@(posedge clk)
d_data[0]<＝pwm_in；
这里以上升沿为例子，下降沿只需将posedge改成negedge。
3、定义一个生成语句变量，比如ng，利用硬件描述语言的generate语句，让ng从0到N-2以步进1在for语句中遍历，实现每个clk的上升沿令d_data[ng]中的数据传向d_data[ng+1]，具体硬件描述语言为(程序组1)：
genvar ng；
generate
for(ng＝0；ng<N-1；ng＝ng+1)
begin:Shift_Reg
always@(posedge clk)
d_data[ng+1]<＝d_data[ng]；
end
endgenerate
系统定义延迟时间寄存器为32位的无符号整数，假设其中由NiosII处理器写入了数值n，n为无符号整数，并且n<N，则延迟移位寄存器组模块中还存在令pwm_delay从d_data[n]寄存器中取数的逻辑，具体而言，该取数的逻辑由如下的硬件描述语言实现(程序组2)：
Figure BDA0002345520460000081
给IP核添加的Avalon总线接口能够使得CPU处理器向延迟时间寄存器中写入任意正整数值n，CPU还可以通过Avalon总线向“起始控制寄存器”中写入控制命令，以控制IP核的启动与停止。设延迟时间寄存器和起始控制寄存器的名称分别是delay_num_reg和start_reg，则IP核的读写控制逻辑的具体实现过程如下(程序组3)：
Figure BDA0002345520460000082
系统设定delay_num_reg寄存器的地址为0，start_reg寄存器的地址为1，使用C指令IOWR_32DIRECT(IP_BASE,0,n)向delay_num_reg寄存器中写入n，其中IP_BASE代表自定义死区生成IP核在NiosII CPU中的基地址。同样，也可以使用IOWR_32DIRECT(IP_BASE,4,control)向start_reg寄存器中写入控制命令，其中control代表向start_reg寄存器中写入的控制命令字，4代表控制命令字相对于IP_BASE偏移地址。
死区生成逻辑的输入信号包含pwm_in、pwm_delay和start_reg寄存器的第0位，即start_reg[0]，输出信号包含pwm_out和pwm_out_not。具体而言，输出与输入的逻辑关系如下(程序组4)：
assign pwm_out＝(start_reg[0]＝＝1)？(pwm&pwm_delay):0；
assign pwm_out_not＝(start_reg[0]＝＝1)？(～(pwm|pwm_delay)):0；
四种关键信号的时序如下图3所示。
实施例2
本实施例以一款包含六个IGBT(绝缘栅门极晶体管)的三相逆变电路为例讲解本发明提出的IP核的具体设计方案以及参数，每个IGBT的死区时间在0.5微秒到1.2微秒之间，系统通过具体电路已经产生了三路相位差为120度的SPWM波形，分别是SPWM1、SPWM2和SPWM3，需要利用本发明设计的IP核产生成对的包含死区时间的SPWM1_OUT、SPWM1_OUT_NOT、SPWM2_OUT、SPWM2_OUT_NOT、SPWM3_OUT和SPWM3_OUT_NOT信号。为此，为了成功控制逆变器上三个桥臂的六个晶闸管，我们使用FPGA上的三个自定义死区生成IP核来产生上述六个控制信号，具体控制结构如下图4所示。
图4中的逆变器共有六个晶闸管VT1～VT6，其中VT1与VT2在同一桥臂，VT3与VT4在同一桥臂，VT5与VT6处在同一桥臂。SPWM1、SPWM2、SPWM3分别与三个自定义IP核的pwm_in端口连接，每个IP核输出两个信号，设第n(n＝1，2，3)个IP核的pwm_out引脚输出信号SPWMn_OUT，pwm_out_not引脚输出SPWMn_OUT_NOT信号。最后，这六个输出信号分别与六个晶闸管VT1～VT6的G极相连。
为了让晶闸管的死时调整精度较高，我们使用100MHz的时钟驱动这三个IP核，根据前面的介绍，三个IP核的死区时间的控制精度可以达到10纳秒，精度非常高。由于IGBT的最高死区时间可以达到1.2微秒，由于1.2微秒除以10纳秒等于120，所以，可以设定IP核中线性移位寄存器组的长度为N＝120，硬件描述语言中使用parameter N＝120实现，并且使用reg[N-1:0]d_data语句定义长度为120的移位寄存器，利用这些寄存器实现对pwm_in端口输入的SPWM1、SPWM2和SPWM3信号进行延迟。
下一步使用always时序逻辑实现数据在移位寄存器中持续流动的运行形式，同样是在每个clk的上升沿，令第k(1<k<120，k为整数)号寄存器读取第k-1号寄存器中的内容，并将自己的内容传送给第k+1号存储器，实现的代码与程序组1中的内容相同。
为了实现延迟时间的可调，并能够利用CPU控制IP核的启动与停止，IP核内部定义有延迟时间寄存器和起始控制寄存器，名称同样是delay_num_reg和start_reg，这两个寄存器同样使用Avalon总线从Nios II处理器接受数据和控制命令，具体的实现逻辑如程序组3所示。当利用C程序向delay_num_reg寄存器中写入了正整数n之后，通过程序组2的代码能够保证pwm_delay信号准确地从第n号移位寄存器中送出，则pwm_delay相对于pwm_in的延迟时间为10*n纳秒。n每增加1则延迟时间增加10纳秒，这说明延迟时间调节的精度达到10纳秒量级。
当pwm_delay产生了之后，它与pwm_in之间经过与逻辑之后就能产生pwm_out信号，经过或非逻辑产生pwm_out_not信号，具体实现的逻辑如程序组4所示。
当IP核设计成功之后可以在Intel FPGA的开发环境Platform Designer或者Qsys中通过双击IP核名称的方式将其添加到SOPC系统中，在经过编译、锁定引脚、下载、固化等标准的开发流程，就能正常使用。
假设我们向Nios II处理器系统中添加的自定死区生成IP核的名字叫做dzg，那么FPGA的开发环境Nios II Software Build Tools for Eclipse中DZG_BASE就是该IP核的基地址，该基地址的名称由IP核名称的大写再加上“_BASE”的后缀构成。假设希望设定该IP核产生的死区时间为x微秒，通过下面的C程序就能够实现。
n＝(unsigned int)(x*1000/10)；//计算x微秒中包含多少个10纳秒，n强制转换成整数
IOWR_32DIRECT(DZG_BASE,0,n)；//向delay_num_reg寄存器中写入n，设定延迟时间
IOWR_32DIRECT(DZG_BASE,4,1)；//向start_reg寄存器中写入1，启动IP核工作
上面的C程序非常短，可见本发明设计的IP核使用起来非常方便，延迟时间的精度达到10纳秒，也是非常之高。当设定的延迟时间经过检测发现不合适，可以通过修改C程序中的n的方式重新设定时间，通过多次设定以及检测以帮助找到最合适的死区时间。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

Claims (10)

1.实现SPWM及PWM波死区时间动态调整的系统，其特征在于：包括处理器、Avalon总线以及IP核，所述IP核通过所述总线与处理器通信连接，所述IP核包括读写控制逻辑模块、延迟移位寄存器组、起始控制寄存器以及死区生成逻辑模块，其中：
所述处理器用于通过所述读写控制逻辑模块与所述延迟移位寄存器组、延迟时间寄存器、起始控制寄存器通信连接；
所述延迟移位寄存器组用于接收外部PWM或SPWM波信号，并根据该外部PWM或SPWM波信号生成延迟信号；
所述死区生成逻辑模块用于根据外部PWM或SPWM波信号以及所述延迟信号生成输出信号；
所述起始控制寄存器用于控制所述IP核的启动和停止。
2.根据权利要求1所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：所述处理器为NiosII处理器。
3.根据权利要求2所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：所述Avalon总线与NiosII处理器通信连接。
4.根据权利要求1所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：所述读写控制逻辑模块为Avalon读写控制逻辑模块。
5.根据权利要求4所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：所述延迟时间寄存器和起始控制寄存器在IP核中设置不同的地址，所述处理器通过所述Avalon读写逻辑模块对所述地址进行访问。
6.根据权利要求1所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：还包括时钟接口和复位接口，所述时钟接口用于接收时钟信号，所述读写控制逻辑模块、延迟移位寄存器组均与时钟信号接口通信连接，所述复位接口用于接收复位信号，所述读写控制逻辑模块、延迟移位寄存器组、延迟时间寄存器、起始控制寄存器以及死区生成逻辑模块均与所述复位接口通信连接。
7.根据权利要求6所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：所述延迟移位寄存器组内包括若干个移位寄存器，所述移位寄存器均由所述时钟信号驱动。
8.根据权利要求6所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于：还包括延迟时间寄存器，所述延迟时间寄存器用于控制死区时间的长短。
9.实现SPWM及PWM波死区时间动态调整的方法，根据权利要求1至8任意所述的实现SPWM及PWM波死区时间动态调整的系统，其特征在于，步骤如下：
所述延迟移位寄存器组在接收到外部PWM或SPWM波信号后，由延迟移位寄存器组对该外部PWM或SPWM波信号进行延迟处理，生成延迟信号并发送至死区生成逻辑模块，所述起始控制寄存器生成启动信号；当所述死区生成逻辑模块接收到外部PWM或SPWM波信号、延迟信号以及启动信号时，开始根据外部PWM或SPWM波信号生成输出信号。
10.根据权利要求8所述的实现SPWM及PWM波死区时间动态调整的方法，其特征在于，所述延迟处理的具体步骤为：
所述延迟移位寄存器组内包括N个移位寄存器，每个移位寄存器均通过同一时钟驱动，设该时钟的周期为t秒，NiosII处理器通过向延迟时间寄存器中写入n，0≤n≤N,则IP核设定的死区时间为n*t秒。
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