CN110868559A - 一种Camera Link图像信号发生装置及方法 - Google Patents

Abstract

本发明公开了一种Camera Link图像信号发生装置及方法，属于Camera Link技术领域。该装置包括网络转SPI模块、FPGA芯片、FLASH阵列、Camera Link接口模块和EEPROM，所述FPGA芯片用于实现FLASH控制模块、写入数据处理模块、读取数据处理模块、图像组帧模块和参数控制模块。该装置可工作在两种模式下，其中，当工作在原始图像下载模式时，接收网络输入的原始图像数据并存储，完成原始图像数据下载；当工作在目标图像输出模式时，通过Camera Link接口发送目标图像数据，完成目标图像数据输出。本发明具有场景可配、可以任意格式输出的特点，非常适合作为信号源用于Camera Link接收端设备的测试，且操作简单，易于实现。

Description

一种Camera Link图像信号发生装置及方法

技术领域

本发明涉及Camera Link图像发送、接收与测试技术领域，特别是指一种CameraLink图像信号发生装置及方法。

背景技术

基于Camera Link接口的任务载荷设备在情报侦察、战场监视等军事领域具有广泛应用，可从任务载荷输出Camera Link图像数据至接收端设备进行存储、压缩和传输。任务载荷通常造价昂贵，体积、重量、功耗较大，且不同载荷输出的Camera Link图像格式也不尽相同，因此，前期一般需要采用Camera Link图像模拟源对接收端设备进行测试。

传统的Camera Link模拟源利用FPGA芯片按格式需求生成简单图像序列，例如彩色或黑白条纹，可以实现接收端设备Camera Link接口时序测试。但是，由于图像内容与实际图像差别很大，无法充分验证接收端设备的其他功能指标。

发明内容

有鉴于此，本发明提出一种Camera Link图像信号发生装置及方法，其具有场景可配、可以任意格式输出的特点，能够输出与目标图像格式一致的真实图像序列，从而实现对Camera Link接收端设备各项功能指标的充分验证测试。

为了实现上述目的，本发明采用的技术方案为：

一种Camera Link图像信号发生装置，其包括网络转SPI模块、FPGA芯片、FLASH阵列、Camera Link接口模块和EEPROM，所述FPGA芯片用于实现FLASH控制模块、写入数据处理模块、读取数据处理模块、图像组帧模块和参数控制模块；其中，

网络转SPI模块，用于接收网络原始图像数据并进行接口转换，输出SPI接口的串行原始图像数据；

FLASH阵列，用于存储原始图像数据；

Camera Link接口模块，用于将组帧后的目标图像数据进行Camera Link信号编码，输出Camera Link接口的目标图像数据；

EEPROM，用于保存目标图像格式参数；

写入数据处理模块，用于接收SPI接口的串行原始图像数据，进行串并转换，得到并行原始图像数据并输出至FLASH控制模块；

FLASH控制模块，当工作于原始图像下载模式时，FLASH控制模块按FLASH时序控制要求将收到的并行原始图像数据写入FLASH阵列；当工作于目标图像输出模式时，读取FLASH阵列存储的原始图像数据并输出至读取数据处理模块；

读取数据处理模块，用于接收FLASH控制模块输出的原始图像数据，进行裁剪或拼接处理，并输出处理后的目标图像数据至图像组帧模块；

图像组帧模块，用于将收到的目标图像数据按目标图像格式要求进行组帧，输出组帧后的目标图像数据至Camera Link接口模块；

参数控制模块，用于接收外部输入的异步串口控制数据并进行解析，输出工作模式参数和目标图像格式参数，所述工作模式参数用于表征原始图像下载模式或目标图像输出模式。

进一步的，所述FPGA芯片还用于实现：

异步FIFO数据缓存模块，用于以SPI时钟信号作为FIFO写时钟，写入并行的原始图像数据；并以FLASH控制模块的时钟作为FIFO读时钟，当FIFO缓存数据的深度满足FLASH控制模块执行一次FLASH阵列写入操作要求时，读取FIFO数据；FIFO写入和读取的数据位宽与FLASH阵列位宽相同；

双端口RAM数据缓存模块，包括A端口和B端口，其中，A端口用于写入RAM，B端口用于读取RAM，所述RAM 由PING块和PONG块组成；B端口根据图像组帧模块输出的读使能信号进行数据读取操作，当B端口进行PING块读取操作时，A端口执行PONG块写入操作，当B端口进行PONG块读取操作时，A端口执行PING块写入操作；A端口写入数据为FLASH阵列输出的原始图像数据，写入地址连续变化；B端口依据目标图像格式要求产生读取地址，读取目标图像数据，实现裁剪或拼接；所述双端口RAM数据缓存模块写入和读取的数据位宽与FLASH阵列位宽相同。

进一步的，所述FLASH阵列包括N个型号相同的FLASH芯片，单个FLASH芯片的数据位宽为8位或16位，FLASH阵列以组为单位进行写入或读取操作，每个写入或读取周期完成N*8位或N*16位原始图像数据的操作。

此外，本发明还提供一种Camera Link图像信号发生方法，其采用如上任一项所述的Camera Link图像信号发生装置接收网络输入的原始图像数据并存储，完成原始图像数据下载，然后通过Camera Link接口发送目标图像数据，完成目标图像数据输出；具体包括以下步骤：

（1）通过网络转SPI模块接收网络原始图像数据，进行接口转换，并输出SPI接口的串行原始图像数据至写入数据处理模块；

（2）写入数据处理模块将收到的串行原始图像数据进行串并转换后缓存，并根据FLASH控制模块发送的读使能信号输出并行原始图像数据至FLASH控制模块；

（3）FLASH控制模块根据写入数据处理模块的缓存状态产生读使能信号，将收到的并行原始图像数据按FLASH芯片写入控制要求写入FLASH阵列；

（4）当原始图像数据全部下载至FLASH阵列或已下载数据达到FLASH阵列最大存储容量时，原始图像数据下载完成；

（5）FLASH控制模块根据读取数据处理模块的缓存状态按FLASH芯片读取控制要求读取FLASH阵列存储的原始图像数据，并输出原始图像数据至读取数据处理模块；

（6）读取数据处理模块将收到的原始图像数据进行缓存，并根据图像组帧模块发送的读使能信号和目标图像格式要求读取缓存，得到裁剪或拼接后的目标图像数据，并输出目标图像数据至图像组帧模块；

（7）图像组帧模块将收到的目标图像数据按目标图像格式要求进行组帧，将组帧后的目标图像数据输出至Camera Link接口模块；

（8）Camera Link接口模块接收组帧后的目标图像数据，进行Camera Link信号编码并输出符合Camera Link接口要求的目标图像数据；

（9）当FLASH控制模块读取完FLASH阵列存储的最后一帧原始图像数据后，重新开始读取第一帧原始图像数据，依此循环。

本发明采用上述技术方案的有益效果在于：

本发明装置及方法具有场景可配、可以任意格式输出的特点，通过接收外部输入的异步串口指令，可以设置工作模式和目标图像格式。当工作在原始图像下载模式时，装置接收网络输入的真实的原始图像数据并存储，当工作在目标图像输出模式时，装置读取存储的原始图像数据并根据目标图像格式进行裁剪、拼接和组帧，输出Camera Link接口的目标图像数据至接收端设备。本发明能够实现对Camera Link接收端设备各项功能指标的充分测试，且操作简单，易于实现。

附图说明

图1是本发明实施例中Camera Link图像信号发生装置的结构示意图。

具体实施方式

下面结合附图和具体实施方式对本发明做进一步的说明。

如图1所示，一种Camera Link图像信号发生装置，其包括：网络转SPI模块、FPGA芯片、FLASH阵列、Camera Link接口模块和EEPROM，所述FPGA芯片用于实现FLASH控制模块、写入数据处理模块、读取数据处理模块、图像组帧模块和参数控制模块；其中：

所述网络转SPI模块，用于接收网络原始图像数据进行接口转换，输出SPI接口的串行原始图像数据；

所述FLASH阵列，用于存储原始图像数据。本实施例中，所述FLASH阵列为一组数量为N、型号相同的FLASH芯片，单片数据位宽为8位或16位，并以组为单位进行写入或读取操作，每个写入或读取周期完成N*8位或N*16位原始图像数据的操作；

所述Camera Link接口模块，用于将所述组帧后的目标图像数据进行Camera Link信号编码，输出Camera Link接口的目标图像数据；

所述EEPROM，用于保存目标图像格式参数，保证设备重新上电后仍然可以按上一次配置的目标图像格式正常工作；

所述写入数据处理模块，用于接收SPI接口的原始图像数据，进行串并转换将并行原始图像数据输出至FLASH控制模块；其中，所述写入数据处理模块内部还包括异步FIFO数据缓存模块，用于以SPI时钟信号作为FIFO写时钟，写入并行的原始图像数据；以FLASH控制模块的时钟作为FIFO读时钟，当FIFO缓存数据的深度满足FLASH控制模块执行一次FLASH阵列写入操作要求时，读取FIFO数据；FIFO写入和读取的数据位宽与FLASH阵列位宽相同；

所述FLASH控制模块，当工作于原始图像下载模式时，FLASH控制模块按FLASH时序控制要求将收到的并行原始图像数据写入FLASH阵列；当工作于目标图像输出模式时，读取FLASH阵列存储的原始图像数据并输出至读取数据处理模块；

所述读取数据处理模块，用于接收FLASH控制模块输出的原始图像数据，进行裁剪或拼接处理，并输出处理后的目标图像数据至图像组帧模块；其中，所述读取数据处理模块内部还包括双端口RAM数据缓存模块，A端口用于写入RAM，B端口用于读取RAM，RAM 由PING块和PONG块组成；B端口根据图像组帧模块输出的读使能信号进行数据读取操作，当B端口进行PING块读取操作时，A端口执行PONG块写入操作，当B端口进行PONG块读取操作时，A端口执行PING块写入操作；A端口写入数据为FLASH阵列输出的原始图像数据，写入地址连续变化；B端口依据目标图像格式要求产生读取地址，读取目标图像数据，实现裁剪或拼接；双端口RAM写入和读取的数据位宽与FLASH阵列位宽相同；

所述图像组帧模块，用于将收到的目标图像数据按目标图像格式要求进行组帧，输出组帧后的目标图像数据至Camera Link接口模块；本实施例中，根据目标图像格式要求输出的目标图像数据格式包括但不限于YUV、RGB或Y分量等格式；

所述参数控制模块，用于接收异步串口控制数据并解析，输出工作模式参数和目标图像格式参数。

上述装置根据参数控制模块解析出的工作模式参数，可工作于下述两种模式其中之一：原始图像下载模式和目标图像输出模式。采用上述装置进行Camera Link图像信号发生时，需要先工作在原始图像下载模式时，接收网络输入的原始图像数据并存储，完成原始图像数据的下载；然后再工作在目标图像输出模式时，通过Camera Link接口发送目标图像数据，完成目标图像数据的输出。

具体来说，工作在原始图像下载模式时执行以下步骤：

（1.1）通过网络转SPI模块接收网络输入原始图像数据，进行接口转换并输出SPI接口的串行原始图像数据至写入数据处理模块；其中，本实施例中所述的原始图像数据实际为一系列YUV422格式的真实图像数据；

（1.2）写入数据处理模块将收到的串行原始图像数据进行串并转换后缓存，并根据FLASH控制模块发送的读使能信号输出并行原始图像数据至FLASH控制模块；

（1.3）FLASH控制模块根据写入数据处理模块的缓存状态产生读使能信号，将收到的并行原始图像数据按FLASH芯片写入控制要求写入FLASH阵列；

（1.4）当原始图像数据全部下载至FLASH阵列或已下载数据达到FLASH阵列最大存储容量时，原始图像数据下载完成。

工作在目标图像输出模式时执行以下步骤：

（2.1）FLASH控制模块根据读取数据处理模块的缓存状态按FLASH芯片读取控制要求读取FLASH阵列存储的原始图像数据，并输出原始图像数据至读取数据处理模块；

（2.2）读取数据处理模块将收到的原始图像数据进行缓存，并根据图像组帧模块发送的读使能信号和目标图像格式要求读取缓存，得到裁剪或拼接后的目标图像数据，并输出目标图像数据至图像组帧模块；

（2.3）图像组帧模块将收到的目标图像数据按目标图像格式要求进行组帧，将组帧后的目标图像数据输出至Camera Link接口模块；

（2.4）Camera Link接口模块接收组帧后的目标图像数据，进行Camera Link信号编码并输出符合Camera Link接口要求的目标图像数据；

（2.5）当FLASH控制模块读取完FLASH阵列存储的最后一帧原始图像数据后，重新开始读取第一帧原始图像数据，依此循环。

本发明具有场景可配、可以任意格式输出的特点，通过接收外部输入的异步串口指令，可以设置工作模式和目标图像格式。当工作在原始图像下载模式时，装置接收网络输入的真实的原始图像数据并存储，当工作在目标图像输出模式时，装置读取存储的原始图像数据并根据目标图像格式进行裁剪、拼接和组帧，输出Camera Link接口的目标图像数据至接收端设备。本发明能够实现对Camera Link接收端设备各项功能指标的充分测试，非常适合作为信号源用于Camera Link接收端设备的测试，且操作简单，易于实现。

需要注意的是，本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均可有改变之处。因此，本说明书内容不应理解为对本发明的限制。

Claims (4)

1.一种Camera Link图像信号发生装置，其特征在于，包括网络转SPI模块、FPGA芯片、FLASH阵列、Camera Link接口模块和EEPROM，所述FPGA芯片用于实现FLASH控制模块、写入数据处理模块、读取数据处理模块、图像组帧模块和参数控制模块；其中，

网络转SPI模块，用于接收网络原始图像数据并进行接口转换，输出SPI接口的串行原始图像数据；

FLASH阵列，用于存储原始图像数据；

Camera Link接口模块，用于将组帧后的目标图像数据进行Camera Link信号编码，输出Camera Link接口的目标图像数据；

EEPROM，用于保存目标图像格式参数；

写入数据处理模块，用于接收SPI接口的串行原始图像数据，进行串并转换，得到并行原始图像数据并输出至FLASH控制模块；

FLASH控制模块，当工作于原始图像下载模式时，FLASH控制模块按FLASH时序控制要求将收到的并行原始图像数据写入FLASH阵列；当工作于目标图像输出模式时，读取FLASH阵列存储的原始图像数据并输出至读取数据处理模块；

读取数据处理模块，用于接收FLASH控制模块输出的原始图像数据，进行裁剪或拼接处理，并输出处理后的目标图像数据至图像组帧模块；

图像组帧模块，用于将收到的目标图像数据按目标图像格式要求进行组帧，输出组帧后的目标图像数据至Camera Link接口模块；

参数控制模块，用于接收外部输入的异步串口控制数据并进行解析，输出工作模式参数和目标图像格式参数，所述工作模式参数用于表征原始图像下载模式或目标图像输出模式。

2.根据权利要求1所述的Camera Link图像信号发生装置，其特征在于，所述FPGA芯片还用于实现：

异步FIFO数据缓存模块，用于以SPI时钟信号作为FIFO写时钟，写入并行的原始图像数据；并以FLASH控制模块的时钟作为FIFO读时钟，当FIFO缓存数据的深度满足FLASH控制模块执行一次FLASH阵列写入操作要求时，读取FIFO数据；FIFO写入和读取的数据位宽与FLASH阵列位宽相同；

双端口RAM数据缓存模块，包括A端口和B端口，其中，A端口用于写入RAM，B端口用于读取RAM，所述RAM 由PING块和PONG块组成；B端口根据图像组帧模块输出的读使能信号进行数据读取操作，当B端口进行PING块读取操作时，A端口执行PONG块写入操作，当B端口进行PONG块读取操作时，A端口执行PING块写入操作；A端口写入数据为FLASH阵列输出的原始图像数据，写入地址连续变化；B端口依据目标图像格式要求产生读取地址，读取目标图像数据，实现裁剪或拼接；所述双端口RAM数据缓存模块写入和读取的数据位宽与FLASH阵列位宽相同。

3.根据权利要求2所述的Camera Link图像信号发生装置，其特征在于，所述FLASH阵列包括N个型号相同的FLASH芯片，单个FLASH芯片的数据位宽为8位或16位，FLASH阵列以组为单位进行写入或读取操作，每个写入或读取周期完成N*8位或N*16位原始图像数据的操作。

4.一种Camera Link图像信号发生方法，其特征在于，采用如权利要求1、2或3所述的Camera Link图像信号发生装置，接收网络输入的原始图像数据并存储，完成原始图像数据下载，然后通过Camera Link接口发送目标图像数据，完成目标图像数据输出；具体包括以下步骤：

（1）通过网络转SPI模块接收网络原始图像数据，进行接口转换，并输出SPI接口的串行原始图像数据至写入数据处理模块；

（2）写入数据处理模块将收到的串行原始图像数据进行串并转换后缓存，并根据FLASH控制模块发送的读使能信号输出并行原始图像数据至FLASH控制模块；

（3）FLASH控制模块根据写入数据处理模块的缓存状态产生读使能信号，将收到的并行原始图像数据按FLASH芯片写入控制要求写入FLASH阵列；

（4）当原始图像数据全部下载至FLASH阵列或已下载数据达到FLASH阵列最大存储容量时，原始图像数据下载完成；

（5）FLASH控制模块根据读取数据处理模块的缓存状态按FLASH芯片读取控制要求读取FLASH阵列存储的原始图像数据，并输出原始图像数据至读取数据处理模块；

（6）读取数据处理模块将收到的原始图像数据进行缓存，并根据图像组帧模块发送的读使能信号和目标图像格式要求读取缓存，得到裁剪或拼接后的目标图像数据，并输出目标图像数据至图像组帧模块；

（7）图像组帧模块将收到的目标图像数据按目标图像格式要求进行组帧，将组帧后的目标图像数据输出至Camera Link接口模块；

（8）Camera Link接口模块接收组帧后的目标图像数据，进行Camera Link信号编码并输出符合Camera Link接口要求的目标图像数据；

（9）当FLASH控制模块读取完FLASH阵列存储的最后一帧原始图像数据后，重新开始读取第一帧原始图像数据，依此循环。

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