CN110851846B - 基于电路关键节点的逻辑加密方法 - Google Patents

基于电路关键节点的逻辑加密方法 Download PDF

Info

Publication number
CN110851846B
CN110851846B CN201910995986.3A CN201910995986A CN110851846B CN 110851846 B CN110851846 B CN 110851846B CN 201910995986 A CN201910995986 A CN 201910995986A CN 110851846 B CN110851846 B CN 110851846B
Authority
CN
China
Prior art keywords
circuit
key
nodes
node
activity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910995986.3A
Other languages
English (en)
Other versions
CN110851846A (zh
Inventor
赵毅强
宋凯悦
刘燕江
高方
李远哲
李恩雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianjin University
Original Assignee
Tianjin University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianjin University filed Critical Tianjin University
Priority to CN201910995986.3A priority Critical patent/CN110851846B/zh
Publication of CN110851846A publication Critical patent/CN110851846A/zh
Application granted granted Critical
Publication of CN110851846B publication Critical patent/CN110851846B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/60—Protecting data
    • G06F21/602—Providing cryptographic facilities or services
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Bioethics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及集成电路可信任性检测技术领域，为提出一种基于电路关键节点的逻辑加密方法。该方法通过定位网表电路中的关键节点，并将秘钥门电路插入到关键节点位置中，待全部位置均插入秘钥门之后，再次将网表进行综合，强化集成电路设计的硬件安全属性。为此，本发明采取的技术方案是，基于电路关键节点的逻辑加密方法，通过定位网表电路中的关键节点，并将秘钥门电路插入到关键节点位置中，待全部位置均插入秘钥门之后，再次将网表进行综合，实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离，最终强化集成电路设计的硬件安全属性。本发明主要应用于集成电路设计制造场合。

Description

基于电路关键节点的逻辑加密方法
技术领域
本发明涉及集成电路可信任性检测技术领域，具体涉及一种基于电路关键节点的逻辑加密方法。
背景技术
在半导体产业全球化的时代，许多集成电路(IC)设计公司正逐步走向无厂化。然而，这种趋势导致了许多硬件安全问题，如IC伪造，知识产权剽窃和IC过量生产，这些安全威胁每年使半导体行业损失数十亿美元。就目前来说，行之有效的保护方法之一就是设计者通过某种方式将自己设计的电路功能隐藏起来，再交付给生产商，来解决IC设计的硬件安全保护问题，这种方法叫做逻辑加密。
逻辑加密是指通过向原有的设计电路中增加新的门电路作为密钥电路从而达到对原有的设计功能进行隐藏的目的，只有授权用户知道控制秘钥门电路的正确秘钥，IC的功能电路才能被解锁，否则电路将会产生错误的输出。图1为简单的逻辑加密方案，其中(a)为原始电路，图(b)为密钥为0的逻辑加密电路，图(c)为密钥为1的逻辑加密电路。在原始电路的H节点上插入一个异或门，构成了密钥0电路，当K为0时，电路正常工作，否则电路将会出现紊乱，恶意攻击者很难得到有效的内部私密信息。在原始电路的H节点上插入一个与非门，构成了密钥1电路，当K为1时，电路正常工作，如果K不为1，则电路的功能出错。整个电路只有在密钥正确的情况下才能输出正确的功能，而正确的密钥只有设计者自己才知道，生产商是无从获取的。
对于加密后的电路，针对相同的输入，当密钥错误时输出也应该是错误的。如果在施加错误密钥的情况下还能够得到正确的输出，或者得到的输出是正确情况下的反码，都说明该加密方法是脆弱的。因此，只有当错误输出与正确输出有一半比特位不一致时，该加密方法才最有效，即密钥正确与错误两种情况下的输出之间存在着50％的汉明距离。
EPIC最先提出了逻辑加密的概念，这种方法是在原电路中随机的插入密钥门以达到加密的目的，但这种基本的加密很难保证得到令人满意的汉明距离。汉明距离能够有效地评估逻辑加密的秘钥能否被攻击者攻破，一般情况下，汉明距离越接近50％，攻击者越难以攻击出秘钥门电路的秘钥。为了实现50％的汉明距离，对于插入秘钥门的位置的选择就显得尤为重要。基于电路关键节点的逻辑加密方法，不仅能够保证电路的关键信息被攻击者获取，还能很好地保证汉明距离接近于50％。电路的关键节点包括低活性节点和敏感节点，其中低活性节点是指翻转率和切换概率较低的节点，而敏感节点是指电路中的“私密”节点，例如标识电路工作状态的状态寄存器节点、标识软件是否具有最高控制权限的bit位等。
电路的低活性节点就是指翻转概率(Pt)和切换概率(Pc)均低于阈值Pth的节点，即Pc<Pth和Pt<Pth。选择阈值Pth是低活性节点寻找的关键，如果阈值Pth选择过低，则选择的低活性节点的个数较少，实际筛选出的低活性节点集合并不完备，即使后面进行关键节点的抗植入与安全防护技术，也会漏掉一些关键节点从而产生漏洞，这给攻击者以可乘之机。如果阈值Pth选择过高，则选择的低活性节点过多，本非低活性节点的也加入到低活性节点集合中，对关键节点进行迷惑和混淆时会大大增加迷惑和混淆单元的面积，这将会极大的增加面积开销。因此合理的选择阈值Pth对于电路的安全防护效率至关重要。而敏感节点通过分析电路的结构和电路的应用背景，确定电路中的重要防护对象，最终找到电路中的敏感节点。
本发明在逻辑加密的基础思想上，提出一种基于电路关键节点的逻辑加密方法，通过在电路中的关键节点插入秘钥门，实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离。
本发明采用基于电路关键节点的逻辑加密方法，首先将RTL电路综合成网表电路，通过低活性节点算法寻找定位电路的低活性节点，通过分析电路背景以及电路的结构寻找敏感节点，进而确定电路中的关键节点，在关键节点的位置添加秘钥门，秘钥门电路和输入的秘钥相关联，最终实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离。
参考文献
[1]M.Yasin,J.J.Rajendran,O.Sinanoglu,and R.Karri,“On improving thesecurity of logic locking,”IEEE Transactions on Computer-Aided Design ofIntegrated Circuits and Systems,vol.35,no.9,pp.1411–1424,2016.
[2]Y.Shen,A.Rezaei,and H.Zhou,“Sat-based bit-flipping attack on logicencryptions,”in 2018 Design,Automation Test in Europe Conference Exhibition(DATE),March 2018,pp.629–632.
[3]R.Karmakar,H.Kumar,and S.Chattopadhyay,“On finding suitable key-gate locations in logic encryption,”in 2018 IEEE International Symposium onCircuits and Systems(ISCAS),May 2018,pp.1–5.
[4]P.Taatizadeh and N.Nicolici,“An automated sat-based method for thedesign of on-chip bit-flip detectors,”in IEEE/ACM International Conference onComputer-aided Design,2017.
[5]R.Karmakar,S.Chattopadhyay,and R.Kapur,“Enhancing security oflogic encryption using embedded key generation unit,”in 2017InternationalTest Conference in Asia(ITC-Asia),Sept 2017,pp.131–136.
[6]J.Rajendran and S.Garg,Logic Encryption,2017.
[7]Z.Hai,R.Jiang,and S.Kong,“Cycsat:Sat-based attack on cyclic logicencryptions,”in 2017 IEEE/ACM International Conference on Computer-AidedDesign(ICCAD),2017.
[8]O.Zaikin and S.Kochemazov,“An improved sat-based guess-anddetermine attack on the alternating step generator,”2017。
发明内容
为克服现有技术的不足，阻止集成电路的设计被攻击者获取，本发明旨在提出一种基于电路关键节点的逻辑加密方法。该方法通过定位网表电路中的关键节点，并将秘钥门电路插入到关键节点位置中，待全部位置均插入秘钥门之后，再次将网表进行综合，实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离，最终强化集成电路设计的硬件安全属性。为此，本发明采取的技术方案是，基于电路关键节点的逻辑加密方法，通过定位网表电路中的关键节点，并将秘钥门电路插入到关键节点位置中，待全部位置均插入秘钥门之后，再次将网表进行综合，实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离，最终强化集成电路设计的硬件安全属性。
所述关键节点包括低活性节点和敏感节点，对于低活性节点，指的是翻转概率和切换概率均低于阈值Pth，翻转概率Pt表示节点的稀有值的出现概率：
其中一个节点为0和1的概率分别为P0和P1，T0为节点出现逻辑0的时间，T1为节点出现逻辑1的时间，T为测试时间；
稀有值的概率可以用节点的切换概率Pc来表示：
其中TC为节点的切换次数，TCtot为组合逻辑电路施加的测试向量个数或者时序电路施加的时钟周期个数；
低活性节点的确定关键在于阈值Pth的大小，要合理设置Pth，需要综合考虑两类，分别是验证类和电路参数类，验证相关的参数包含两个子参数：1)每个集成电路的检测时间TAu；2)测试时钟的时钟周期TTester；
电路相关参数是指能够描述电路特性的参数，它包括三个子参数：1)木马电路所需的翻转次数NTr；2)线网位置每发生一次翻转所需时钟周期数，该参数可以使用GD模型进行建模；3)电路激活程度Cactivity；
验证类参数和电路类参数之间的相互关系公式如下：
TAu是用户自定义参数，它取决于产品的上市时间以及该产品的应用环境对其可靠性的要求程度。
具体步骤细化如下：
步骤1：将RTL代码综合成网表电路，分析电路结构，确定电路的敏感节点：读取并分析电路的结构，依据电路的应用背景，确定电路的重要防护对象，并定位电路的敏感节点集合；
步骤2：敏感节点完备性分析：分析电路的敏感节点是否完备，如果不完备，则重新跳转到步骤1，继续分析，获取母本电路的敏感节点；
步骤3：建立仿真验证平台，确定电路的低活性节点：基于电路的仿真验证平台进行随机仿真，分析电路的仿真过程文件，计算电路内部节点的翻转情况，包括：出现逻辑“0”的概率P0、出现逻辑“1”的概率P1和翻转次数Tc，依据翻转概率的阈值Pth，确定电路中的低活性节点集合；
步骤4：低活性节点的完备性分析：分析已得到的低活性节点集合，并返回步骤3继续随机化分析，验证低活性节点是否完备，如若不完备，则进一步完善电路的低活性节点集合；
步骤5：确定电路的关键节点：依据步骤1得到的敏感节点和步骤2得到的低活性节点得到电路的关键节点集合；
步骤6：将秘钥门植入到关键节点位置，再次综合成网表电路；
步骤7：利用密钥正确与错误两种情况下的输出之间的汉明距离评估逻辑加密的有效性。
本发明的特点及有益效果是：
(1)本发明通过对电路的关键节点植入秘钥门，电路中的有效信息通过秘钥门被隐藏，有效地解决了电路设计被剽窃等硬件安全问题；
(2)基于密钥正确与错误两种情况下的输出之间的汉明距离，对逻辑加密的有效性进行评估，在满足汉明距离接近50％的前提下，优化电路的面积，最终实现对设计的电路的有效保护。
附图说明：
图1植入秘钥门的逻辑加密电路。图中：a原始电路，b密钥0电路，c密钥1电路。
图2整体技术流程图。
具体实施方式
由于集成电路设计正逐步走向无厂化，使得集成电路在制造过程中会存在IC伪造，过量生产和知识产权剽窃等安全威胁。为阻止集成电路的设计被攻击者获取，本发明提出一种基于电路关键节点的逻辑加密方法。该方法通过定位网表电路中的关键节点，并将秘钥门电路插入到关键节点位置中，待全部位置均插入秘钥门之后，再次将网表进行综合，实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离，最终强化集成电路设计的硬件安全属性。
本发明的完整技术方案主要包括两部分，分别是关键节点的寻找与定位和逻辑加密秘钥门的植入。
关键节点包括低活性节点和敏感节点，对于低活性节点，指的是翻转概率和切换概率均低于阈值。翻转概率Pt表示节点的稀有值的出现概率：
其中一个节点为0和1的概率分别为P0和P1，T0为节点出现逻辑0的时间，T1为节点出现逻辑1的时间，T为测试时间。
稀有值的概率可以用节点的切换概率Pc来表示：
其中TC为节点的切换次数，TCtot为组合逻辑电路施加的测试向量个数或者时序电路施加的时钟周期个数。
低活性节点的确定关键在于阈值Pth的大小，要合理设置Pth，需要综合考虑几个参数。这些参数可以分为两类，分别是验证类和电路参数类。验证相关的参数包含两个子参数：1)每个集成电路的检测时间TAu。2)测试时钟的时钟周期TTester。电路相关参数是指能够描述电路特性的参数，它包括三个子参数：1)木马电路所需的翻转次数NTr；2)线网位置每发生一次翻转所需时钟周期数；3)电路激活程度Cactivity。注意：由于NTr能够反映木马对整个电路功耗的贡献程度，因此在使用瞬态功耗分析方法检测硬件木马时，NTr是一个重要的参数。NTr越大，木马就越容易被检测出来。下式表明验证类参数和电路类参数之间的相互关系：
TAu是用户自定义参数，它取决于产品的上市时间以及该产品的应用环境对其可靠性的要求程度。
对于敏感节点，通过分析电路的结构和电路的应用背景，确定电路中的重要防护对象，最终找到电路中的敏感节点。
第二部分是秘钥门的植入，在关键节点的位置中植入秘钥门，之后再次综合成网表，具体的完整技术方案如下：
图2为本方案的整体技术流程图，该方法主要包括下述步骤：
步骤1：将RTL代码综合成网表电路，分析电路结构，确定电路的敏感节点：读取并分析电路的结构，依据电路的应用背景，确定电路的重要防护对象，并定位电路的敏感节点集合；
步骤2：敏感节点完备性分析：分析电路的敏感节点是否完备，如果不完备，则重新跳转到步骤1，继续分析，获取母本电路的敏感节点；
步骤3：建立仿真验证平台，确定电路的低活性节点：基于电路的仿真验证平台进行随机仿真，分析电路的仿真过程文件，计算电路内部节点的翻转情况(出现逻辑“0”的概率P0、出现逻辑“1”的概率P1和翻转次数Tc)，依据翻转概率的阈值Pth，确定电路中的低活性节点集合；
步骤4：低活性节点的完备性分析：分析已得到的低活性节点集合，并返回步骤3继续随机化分析，验证低活性节点是否完备，如若不完备，则进一步完善电路的低活性节点集合；
步骤5：确定电路的关键节点：依据步骤1得到的敏感节点和步骤2得到的低活性节点得到电路的关键节点集合；
步骤6：将秘钥门植入到关键节点位置，再次综合成网表电路；
步骤7：利用密钥正确与错误两种情况下的输出之间的汉明距离评估逻辑加密的有效性。
本发明从硬件安全出发，提出了一种基于电路关键节点的逻辑加密方法，此方法首先需要利用向网表电路中输入随机向量寻找电路的低活性节点，同时分析电路的结构和应用背景找到敏感节点，确定电路的关键节点；其次利用逻辑加密的方法对关键节点植入秘钥门，通过密钥正确与错误两种情况下的输出之间的汉明距离，评估逻辑加密对电路保护的加密有效性。

Claims (2)

1.一种基于电路关键节点的逻辑加密方法，其特征是，通过定位网表电路中的关键节点，并将秘钥门电路插入到关键节点位置中，待全部位置均插入秘钥门之后，再次将网表进行综合，实现密钥正确与错误两种情况下的输出之间存在着50％的汉明距离，最终强化集成电路设计的硬件安全属性；
所述关键节点包括低活性节点和敏感节点，对于低活性节点，指的是翻转概率和切换概率均低于阈值Pth，翻转概率Pt表示节点的稀有值的出现概率：
其中一个节点为0和1的概率分别为P0和P1，T0为节点出现逻辑0的时间，T1为节点出现逻辑1的时间，T为测试时间；
稀有值的概率可以用节点的切换概率Pc来表示：
其中TC为节点的切换次数，TCtot为组合逻辑电路施加的测试向量个数或者时序电路施加的时钟周期个数；
低活性节点的确定关键在于阈值Pth的大小，要合理设置Pth，需要综合考虑两类，分别是验证类和电路参数类，验证相关的参数包含两个子参数：1)每个集成电路的检测时间TAu；2)测试时钟的时钟周期TTester；
电路相关参数是指能够描述电路特性的参数，它包括三个子参数：1)木马电路所需的翻转次数NTr；2)线网位置每发生一次翻转所需时钟周期数；3)电路激活程度Cactivity；
验证类参数和电路类参数之间的相互关系公式如下：
TAu是用户自定义参数，它取决于产品的上市时间以及该产品的应用环境对其可靠性的要求程度。
2.如权利要求1所述的基于电路关键节点的逻辑加密方法，其特征是，具体步骤细化如下：
步骤1：将RTL代码综合成网表电路，分析电路结构，确定电路的敏感节点：读取并分析电路的结构，依据电路的应用背景，确定电路的重要防护对象，并定位电路的敏感节点集合；
步骤2：敏感节点完备性分析：分析电路的敏感节点是否完备，如果不完备，则重新跳转到步骤1，继续分析，获取母本电路的敏感节点；
步骤3：建立仿真验证平台，确定电路的低活性节点：基于电路的仿真验证平台进行随机仿真，分析电路的仿真过程文件，计算电路内部节点的翻转情况，包括：出现逻辑“0”的概率P0、出现逻辑“1”的概率P1和翻转次数Tc，依据翻转概率的阈值Pth，确定电路中的低活性节点集合；
步骤4：低活性节点的完备性分析：分析已得到的低活性节点集合，并返回步骤3继续随机化分析，验证低活性节点是否完备，如若不完备，则进一步完善电路的低活性节点集合；
步骤5：确定电路的关键节点：依据步骤1得到的敏感节点和步骤3得到的低活性节点得到电路的关键节点集合；
步骤6：将秘钥门植入到关键节点位置，再次综合成网表电路；
步骤7：利用密钥正确与错误两种情况下的输出之间的汉明距离评估逻辑加密的有效性。
CN201910995986.3A 2019-10-18 2019-10-18 基于电路关键节点的逻辑加密方法 Active CN110851846B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910995986.3A CN110851846B (zh) 2019-10-18 2019-10-18 基于电路关键节点的逻辑加密方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910995986.3A CN110851846B (zh) 2019-10-18 2019-10-18 基于电路关键节点的逻辑加密方法

Publications (2)

Publication Number Publication Date
CN110851846A CN110851846A (zh) 2020-02-28
CN110851846B true CN110851846B (zh) 2023-09-19

Family

ID=69596636

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910995986.3A Active CN110851846B (zh) 2019-10-18 2019-10-18 基于电路关键节点的逻辑加密方法

Country Status (1)

Country Link
CN (1) CN110851846B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113032791B (zh) * 2021-04-01 2024-05-31 深圳市纽创信安科技开发有限公司 一种ip核、ip核的管理方法和芯片
CN113312677B (zh) * 2021-07-29 2021-12-21 北京航空航天大学杭州创新研究院 一种用于集成电路功能输出保护的逻辑加密方法
CN113378504B (zh) * 2021-08-11 2021-12-21 北京航空航天大学杭州创新研究院 基于逻辑加密的集成电路低可控性节点保护方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102854454A (zh) * 2012-08-23 2013-01-02 天津大学 在集成电路测试中用于缩短硬件木马的验证时间的方法
CN107480561A (zh) * 2017-07-21 2017-12-15 天津大学 基于少态节点遍历的硬件木马检测方法
CN108228527A (zh) * 2017-12-26 2018-06-29 北京中科睿芯科技有限公司 局部可编程复合安全芯片及制造方法
CN109376376A (zh) * 2018-09-04 2019-02-22 南京航空航天大学 一种基于密钥门插入算法的逻辑加密型硬件安全保护方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102854454A (zh) * 2012-08-23 2013-01-02 天津大学 在集成电路测试中用于缩短硬件木马的验证时间的方法
CN107480561A (zh) * 2017-07-21 2017-12-15 天津大学 基于少态节点遍历的硬件木马检测方法
CN108228527A (zh) * 2017-12-26 2018-06-29 北京中科睿芯科技有限公司 局部可编程复合安全芯片及制造方法
CN109376376A (zh) * 2018-09-04 2019-02-22 南京航空航天大学 一种基于密钥门插入算法的逻辑加密型硬件安全保护方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Jeyavijayan Rajendran，Huan Zhang，Chi Zhang，Youngok Pino, Ozgur Sinanoglu，Ramesh Karr.Fault Analysis-Based Logic Encryption.IEEE TRANSACTIONS ON COMPUTERS.2015,第64卷(第64期),410-424. *

Also Published As

Publication number Publication date
CN110851846A (zh) 2020-02-28

Similar Documents

Publication Publication Date Title
Yang et al. Stripped functionality logic locking with Hamming distance-based restore unit (SFLL-hd)–unlocked
Azar et al. SMT attack: Next generation attack on obfuscated circuits with capabilities and performance beyond the SAT attacks
Sirone et al. Functional analysis attacks on logic locking
Farahmandi et al. System-on-chip security
Farahmandi et al. Trojan localization using symbolic algebra
Rostami et al. A primer on hardware security: Models, methods, and metrics
Yasin et al. Trustworthy hardware design: Combinational logic locking techniques
CN110851846B (zh) 基于电路关键节点的逻辑加密方法
Tehranipoor et al. A survey of hardware trojan taxonomy and detection
Azar et al. Data flow obfuscation: A new paradigm for obfuscating circuits
Hu et al. Fun-SAT: Functional corruptibility-guided SAT-based attack on sequential logic encryption
Vosatka Introduction to hardware trojans
Karmakar et al. A cellular automata guided finite-state-machine watermarking strategy for IP protection of sequential circuits
Rahman et al. ReTrustFSM: toward RTL hardware obfuscation-a hybrid FSM approach
Ren et al. IC protection against JTAG-based attacks
Leveugle A new approach for early dependability evaluation based on formal property checking and controlled mutations
Hasan et al. Translating circuit behavior manifestations of hardware Trojans using model checkers into run-time Trojan detection monitors
Juretus et al. Synthesis of hidden state transitions for sequential logic locking
Koblah et al. A survey and perspective on artificial intelligence for security-aware electronic design automation
Muttaki et al. Hlock+: A robust and low-overhead logic locking at the high-level language
Hu et al. On the security of sequential logic locking against oracle-guided attacks
Gandhi et al. Logic locking for IP security: A comprehensive analysis on challenges, techniques, and trends
Kibria et al. Fsmx: Finite state machine extraction from flattened netlist with application to security
Meade et al. IP protection through gate-level netlist security enhancement
Hassan et al. Circuit topology-aware vaccination-based hardware trojan detection

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant