CN110798172B - 一种阻抗控制电路及装置 - Google Patents

Abstract

本发明提供一种阻抗控制电路，通过第一偏置电路和IO端接阻抗电路；第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；参考电阻通过第一IO端口与第二偏置电路连接；第一偏置输出VBN和第二偏置输出VBP分别与IO端接阻抗电路连接；IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，第二IO端口的端接阻抗与传输线的特征阻抗匹配。在某些实施过程中，只需外围连接一个参考电阻，可高精度、高稳定度、高实时效地实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接，无需占用系统宝贵的时钟资源，同时减少芯片面积。

Description

一种阻抗控制电路及装置

技术领域

本实施例涉及但不限于集成电路设计领域，具体而言，涉及但不限于一种阻抗控制电路及装置。

背景技术

在现有技术的超大规模集成电路(VLSI)中，时钟是很重要的信号，控制着数据处理和传送的速率。比如在现场可编程门阵列(FPGA)应用领域，随着FPGA规模变得越来越大，系统时钟速度也变得越来越快。而由于时钟边沿速率更快，保持信号完整性成为一个严峻的问题。印刷电路板的设计和生产变得更加困难。印刷电路板必须通过适当的端接，使得器件IO阻抗与传输线的特征阻抗匹配，以避免反射。

现有技术中通过在器件IO处增加电阻，使驱动器、接收器或发送器的阻抗与传输线的特征阻抗匹配；如图1所示，采用串联端接方式时，传输线的特征阻抗为50欧姆，则在驱动器串联一个50欧姆电阻，实现驱动器的输出阻抗与传输线的特征阻抗相匹配，避免反射，保证了信号完整性。，然而，随着器件IO数量的增加，外围的端接电阻数量也增加，同时增加了基板的面积。除了提高了生产成本外，在一些尺寸要求严格的场合中，应用是无法实现的。

另外，如图2所示，若采用并联端接方式，传输线的特征阻抗为50欧姆，在接收器和发送器的两个100欧姆电阻，其中一个电阻端接到电源，另一个电阻端接到地，等效于端接一个50欧姆电阻到VDD/2，实现了接收器和发送器的阻抗与传输线的特征阻抗相匹配，避免反射，保证了信号完整性。但在并联端接电路中，由于电阻一直连接电源到地，不能关断，这增加待机模式下的功耗。

发明内容

本实施例提供的一种阻抗控制电路及装置，主要解决的技术问题是：现有的端接电路中外围的端接电阻数量随器件IO数量的增加而增加，导致基板的面积大和生产成本高。

为了解决上述技术问题，本实施例提供一种阻抗控制电路，包括：

第一偏置电路和IO端接阻抗电路；

所述第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路连接；

所述IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。

可选的，所述第一偏置电路包括第一负反馈环路和第二负反馈环路；所述第一负反馈环路产生所述第一偏置输出VBN；所述第二负反馈环路产生所述第二偏置输出VBP。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和所述参考电阻；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一复制NMOS和第一PMOS；所述第一复制NMOS为第一NMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻相等。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和第一复制PMOS；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一PMOS和所述参考电阻；所述第一复制PMOS为第一PMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻相等。

可选的，所述参考电阻的阻值为所述传输线的特征阻抗的X倍。

可选的，所述IO端接阻抗电路包括K个第二NMOS；所述第二NMOS的栅极驱动信号的高电平与所述第二偏置电路中的第一使能信号的高电平一致；所述第二NMOS的体端电位为所述第一偏置输出VBN；所述的第二NMOS的漏端与所述第二IO端口对应连接；

所述第二NMOS为所述第一NMOS的电流镜像管；所述第二NMOS的尺寸为所述第一NMOS的尺寸的YN倍；所述第二NMOS的等效阻抗值为所述传输线的特征阻抗的X/YN倍。

所述IO端接阻抗电路还包括K个第二PMOS；所述第二PMOS的栅极驱动信号的低电平与所述第二偏置电路中的第二使能信号的低电平一致；所述第二PMOS的体端电位为所述第二偏置输出VBP；所述的第二PMOS的漏端与所述第二IO端口对应连接；

所述第二PMOS为所述第一PMOS的电流镜像管；所述第二PMOS的尺寸为所述第一PMOS的尺寸的YP倍；所述第二PMOS的等效阻抗值为所述传输线的特征阻抗的X/YP倍。

可选的，所述通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配包括：

采用所述串联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均与所述传输线的特征阻抗一致，驱动器的输出阻抗与所述传输线的特征阻抗相匹配；

采用所述并联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均为所述传输线的特征阻抗的两倍，接收器或发送器的阻抗与所述传输线的特征阻抗相匹配。

可选的，所述第一使能信号设为0和所述第二使能信号设为1时，将所述第二NMOS的栅极驱动信号设为低电平和所述第二PMOS的栅极驱动信号设为高电平，关闭所述阻抗控制电路。

可选的，所述第一偏置电路和所述IO端接阻抗电路采用SOI工艺。

为了解决上述技术问题，本实施例提供一种阻抗控制装置，所述阻抗控制装置包括如上所述的阻抗控制电路。

本发明的有益效果是：

根据实施例提供的一种阻抗控制电路及装置，通过第一偏置电路和IO端接阻抗电路；所述第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路连接；所述IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。在某些实施过程中，可实现包括但不限于以下的技术效果：一方面，本发明提供的阻抗控制电路，只需外围连接一个参考电阻，可实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接；由于减少了外围组件数量，既减少了基板走线困难，又节省了基板面积，使得器件轻易适用于对尺寸要求严格的应用场合，也使得印刷电路板的信号完整性设计变得更加容易。另一方面，本发明提供的阻抗控制电路，可以高精度、高稳定度、高实时效地实现器件IO阻抗与传输线的特征阻抗相匹配，无需占用系统宝贵的时钟资源，同时减少芯片面积。

本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。

附图说明

图1为现有的串联端接原理图；

图2为现有的并联端接原理图；

图3为本实施例一的阻抗控制电路的结构框图；

图4为本实施例一的第一偏置电路的电路结构图；

图5为本实施例一的第一偏置电路的电路结构图；

图6为本实施例一的IO端接阻抗电路的电路结构图；

图7为本实施例二的阻抗控制电路的电路结构图。

具体实施例

为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

实施例一：

为了解决现有的端接电路中外围的端接电阻数量随器件IO数量的增加而增加，导致基板的面积大和生产成本高的问题，本发明提供一种阻抗控制电路，请参见图3，阻抗控制电路包括第一偏置电路301和IO端接阻抗电路302；

所述第一偏置电路301包括参考电阻303、第一IO端口和第二偏置电路304；所述第二偏置电路304包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路304连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路302连接；

所述IO端接阻抗电路302包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。

可以理解的是，本实施例提供的阻抗控制电路，应用于FPGA系统，用于实现器件IO阻抗与传输线的特征阻抗匹配。上述阻抗控制电路包括一个外围参考电阻303、IO端口、第二偏置电路304和IO端接阻抗电路302。其中，第一偏置电路301产生两个偏置输出端，上述两个偏置输出端连接到IO端接阻抗电路302；其中，IO端接阻抗电路302具有多个IO端口，每个IO端口的端接阻抗与传输线的特征阻抗匹配，通过适当的配置，可是实现串联端接或者并联端接。

可选的，所述第一偏置电路301包括第一负反馈环路和第二负反馈环路；所述第一负反馈环路产生所述第一偏置输出VBN；所述第二负反馈环路产生所述第二偏置输出VBP。

可以理解的是，在可选的阻抗控制电路中，第一偏置电路301只需一个外围参考电阻，采用两个稳定的高增益反馈环路产生两个偏置输出端，实时调整IO端接阻抗电路，来适配工艺变化、温度变化和电源抖动。此时的调整过程是自动的、实时的，无需系统发送命令/信号来触发阻抗控制电路进行调整，无需占用系统宝贵的时钟资源，同时减少芯片面积。在串联端接或者并联端接时，均可以高精度、高稳定度、高实时效地实现IO阻抗与传输线的特征阻抗相匹配。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和所述参考电阻303；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻303相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一复制NMOS和第一PMOS；所述第一复制NMOS为第一NMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻303相等。

在一些实施例中，如图4所示，阻抗控制电路的第一偏置电路301中，在端口VAN对VDD连接参考电阻RZN。第一NMOS(即MN0)与参考电阻303(即RZN)组成第一单级放大电路AN，第一单级放大电路AN的输出VAN作为第一运算放大器OPN的同相输入，而第一运算放大器OPN的输出VBN又作为第一单级放大电路AN的输入，从而形成一个负反馈环路。环路稳定时，VAN电压与参考电压VREFN相等，而VREFN一般取值为VDD/2，即MN0的等效阻抗值与参考电阻RZN相等。同理，第一偏置电路301中，第一复制NMOS为第一NMOS的复制单元(即MN00为MN0的复制单元)，MN00的等效阻抗值与参考电阻RZN相等，第一复制NMOS(即MN00)和第一PMOS(即MP0)组成第二单级放大电路AP，第二单级放大电路AP的输出VAP作为第二运算放大器OPP的同相输入，而第二运算放大器OPP的输出VBP又作为第二单级放大电路AP的输入，从而形成了一个负反馈环路。环路稳定时，VAP电压与参考电压VREFP相等，而VREFP一般取值为VDD/2，即MP0的等效阻抗值与MN00相等，即MP0的等效阻抗值与参考电阻RZN相等。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和第一复制PMOS；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻303相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一PMOS和所述参考电阻303；所述第一复制PMOS为第一PMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻303相等。

在一些实施例中，如图5所示，阻抗控制电路的第一偏置电路301中，在端口VAP对GND连接参考电阻RZP。第一偏置电路301中，第一PMOS(即MP0)和所述参考电阻303(即RZP)组成第二单级放大电路AP，第二单级放大电路AP的输出VAP作为第二运算放大器OPP的同相输入，而第二运算放大器OPP的输出VBP又作为第二单级放大电路AP的输入，从而形成了一个负反馈环路。环路稳定时，VAP电压与参考电压VREFP相等，而VREFP一般取值为VDD/2，即MP0的等效阻抗值与参考电阻RZP相等。同理，第一复制PMOS为第一PMOS的复制单元(即MP00为MP0的复制单元)，MP00的等效阻抗值与参考电阻RZP相等，第一NMOS(即MN0)与第一复制PMOS(即MP00)组成第一单级放大电路AN，第一单级放大电路AN的输出VAN作为第一运算放大器OPN的同相输入，而第一运算放大器OPN的输出VBN又作为第一单级放大电路AN的输入，从而形成一个负反馈环路。环路稳定时，VAN电压与参考电压VREFN相等，而VREFN一般取值为VDD/2，即MN0的等效阻抗值与MP00相等，即MN0的等效阻抗值与参考电阻RZP相等。

可选的，所述参考电阻303的阻值为所述传输线的特征阻抗的X倍。

可以理解的是，通过配置，把外围参考电阻303的阻值设定为传输线的特征阻抗的X倍(X＝1,2,3……，即X为大于等于1的整数)，减小电路的功耗。

可选的，所述IO端接阻抗电路302包括K个第二NMOS；所述第二NMOS的栅极驱动信号的高电平与所述第二偏置电路304中的第一使能信号的高电平一致；所述第二NMOS的体端电位为所述第一偏置输出VBN；所述的第二NMOS的漏端与所述第二IO端口对应连接；

所述第二NMOS为所述第一NMOS的电流镜像管；所述第二NMOS的尺寸为所述第一NMOS的尺寸的YN倍；所述第二NMOS的等效阻抗值为所述传输线的特征阻抗的X/YN倍。

所述IO端接阻抗电路302还包括K个第二PMOS；所述第二PMOS的栅极驱动信号的低电平与所述第二偏置电路304中的第二使能信号的低电平一致；所述第二PMOS的体端电位为所述第二偏置输出VBP；所述的第二PMOS的漏端与所述第二IO端口对应连接；

所述第二PMOS为所述第一PMOS的电流镜像管；所述第二PMOS的尺寸为所述第一PMOS的尺寸的YP倍；所述第二PMOS的等效阻抗值为所述传输线的特征阻抗的X/YP倍。

在一些实施例中，如图6所示，阻抗控制电路的IO端接阻抗电路302中，共有K个第二NMOS，即MN1……MNK，每个第二NMOS的栅极驱动信号VDN1……VDNK的高电平与第二偏置电路304中的第一使能信号(即VEN)的高电平一致，每个第二NMOS的体端电位都为VBN，MN1的漏端与第二IO端口VIO1连接，以此类推MNK的漏端与IO端口VIOK连接。进一步的，MN1……MNK中，每个第二NMOS的尺寸取值都一致。以MN1为例进行说明，MN1是第二偏置电路304中MN0的电流镜像管，MN1的尺寸取值与MN0的尺寸取值成YN倍关系，其中，YN＝1,2,3,4……(即YN为大于等于1的整数)。在一些实施例中，MN0的等效阻抗值与参考电阻RZN相等，而参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系，则可得到，MN1的等效阻抗值与传输线的特征阻抗为X/YN倍关系。因此，MN1……MNK中，每个第二NMOS的等效阻抗值与传输线的特征阻抗一致或者为为X/YN倍关系。

IO端接阻抗电路302还包括K个第二PMOS；即每个第二PMOS的栅极驱动信号VDP1……VDPK的低电平与第二偏置电路304中的第二使能信号(即VENB)的低电平一致，每个第二NMOS的体端电位都为VBP，MP1的漏端与第二IO端口VIO1连接，以此类推MPK的漏端与IO端口VIOK连接。进一步的，MP1……MPK中，每个第二PMOS的尺寸取值都一致。以MP1为例进行说明，MP1是第二偏置电路304中MP0的电流镜像管，MP1的尺寸取值与MP0的尺寸取值成YP倍关系，其中，YP＝1,2,3,4……(即YP为大于等于1的整数)。在一些实施例中，MP0的等效阻抗值与参考电阻RZN相等，而参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系，则可得到，MP1的等效阻抗值与传输线的特征阻抗为X/YP倍关系。因此，MP1……MPK中，每个第二PMOS的等效阻抗值与传输线的特征阻抗一致或者为为X/YP倍关系。

可以理解的是，阻抗控制电路的可配置资源包括但不限于：参考电阻RZN、参考电压VREFN、参考电压VREFP、MN1……MNK中每个NMOS与MN0的尺寸比例YN、MP1……MPK中每个PMOS与MP0的尺寸比例YP，系统可以实施灵活的配置组合，以便精确的匹配各种传输线特征阻抗，满足不同的应用场合需求。

可选的，所述通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配包括：

采用所述串联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均与所述传输线的特征阻抗一致，驱动器的输出阻抗与所述传输线的特征阻抗相匹配；

采用所述并联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均为所述传输线的特征阻抗的两倍，接收器或发送器的阻抗与所述传输线的特征阻抗相匹配。

在一些实施例中，阻抗控制电路可以实现串联端接，即驱动器的输出阻抗与传输线的特征阻抗相匹配。以端口VIO1为例进行说明，MN1和MP1组成驱动器，一般设定MN1和MP1的等效阻抗值与传输线的特征阻抗一致，则驱动器的输出阻抗即与传输线的特征阻抗相匹配。阻抗控制电路还可以实现并联端接，即接收器和发送器的阻抗与传输线的特征阻抗相匹配。以端口VIO1为例进行说明，MN1等效于端接到地的电阻，MP1等效于端接到电源的电阻，一般设定MN1和MP1的等效阻抗值为传输线的特征阻抗2倍，这样等效于端接一个电阻到VDD/2、且等效阻抗值即为传输线的特征阻抗。因此，实现了接收器或发送器的阻抗与传输线的特征阻抗相匹配。

可选的，所述第一使能信号设为0和所述第二使能信号设为1时，将所述第二NMOS的栅极驱动信号设为低电平和所述第二PMOS的栅极驱动信号设为高电平，关闭所述阻抗控制电路。

在一些实施例中，阻抗控制电路中带有第一使能信号VEN和第二使能信号VENB。工作时，VEN＝“1”、VENB＝“0”，第一运算放大器和第二运算放大器工作，NMOS驱动信号VDN1……VDNK的电平和PMOS驱动信号VDP1……VDPK的电平都由系统实时状态决定；不工作时，VEN＝“0”、VENB＝“1”，第一运算放大器和第二运算放大器停止工作，NMOS驱动信号VDN1……VDNK配置为低电平而PMOS驱动信号VDP1……VDPK配置为高电平，关闭阻抗控制电路，不产生功耗。

可选的，所述第一偏置电路301和所述IO端接阻抗电路302采用SOI工艺。

可以理解的是，第一偏置电路301和所述IO端接阻抗电路302可以通过SOI工艺实现；由于电路中MOS器件的体端独立，因此具有很强的抗干扰/抗辐射性能。同时，得益于SOI工艺特点，彻底消除了闩锁效应，电路的漏电流更小，工作频率更高。

本实施例提供的阻抗控制电路可实现包括但不限于以下的技术效果：一、通过只需外围连接一个参考电阻，实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接。由于减少了外围组件数量，既减少了基板走线困难，又节省了基板面积，使得器件轻易适用于对尺寸要求严格的应用场合。也使得印刷电路板的信号完整性设计变得更加容易。二、可以高精度、高稳定度、高实时效地实现器件IO阻抗与传输线的特征阻抗相匹配，无需占用系统宝贵的时钟资源，同时减少芯片面积。三、提供多种配置资源，系统可以实施灵活的配置组合，以便精确的匹配各种传输线特征阻抗，满足不同的应用场合需求。也可以通过配置，把外围参考电阻的阻值设定为传输线的特征阻抗的X倍，减小电路的功耗。四、阻抗控制电路中的MOS器件的体端独立，具有很强的抗干扰/抗辐射性能。五、阻抗控制电路可以关断，节省功耗。

实施例二：

为了解决现有的串联端接电路中外围的端接电阻数量随器件IO数量的增加而增加，导致基板的面积大和生产成本高，而现有的并联端接电路无法关闭，导致功耗大的问题。本实施例提供一个阻抗控制电路，请参见图7，阻抗控制电路包括第一偏置电路301和IO端接阻抗电路302。只需在端口VAN对VDD连接参考电阻RZN，就可以实现K个IO端口的端接阻抗与传输线的特征阻抗匹配。其中，参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系。器件IO端口为VIO1……VIOK，总共K个端口。

阻抗控制电路包括第一偏置电路301。在第一偏置电路301中，第一NMOS(即MN0)与参考电阻303(即RZN)组成第一单级放大电路AN，第一单级放大电路AN的输出VAN作为第一运算放大器OPN的同相输入，而第一运算放大器OPN的输出VBN又作为第一单级放大电路AN的输入，从而形成一个负反馈环路。环路稳定时，VAN电压与参考电压VREFN相等，而VREFN一般取值为VDD/2，即MN0的等效阻抗值与参考电阻RZN相等。同理，第一偏置电路301中，第一复制NMOS为第一NMOS的复制单元(即MN00为MN0的复制单元)，MN00的等效阻抗值与参考电阻RZN相等，第一复制NMOS(即MN00)和第一PMOS(即MP0)组成第二单级放大电路AP，第二单级放大电路AP的输出VAP作为第二运算放大器OPP的同相输入，而第二运算放大器OPP的输出VBP又作为第二单级放大电路AP的输入，从而形成了一个负反馈环路。环路稳定时，VAP电压与参考电压VREFP相等，而VREFP一般取值为VDD/2，即MP0的等效阻抗值与MN00相等，即MP0的等效阻抗值与参考电阻RZN相等。

应该理解的是，通过第一偏置电路301中两个稳定的高增益反馈环路产生两个偏置输出端，实时调整IO端接阻抗电路，来适配工艺变化、温度变化和电源抖动。此时的调整过程是自动的、实时的，无需系统发送命令/信号来触发阻抗控制电路进行调整，无需占用系统宝贵的时钟资源，同时减少芯片面积。在串联端接或者并联端接时，均可以高精度、高稳定度、高实时效地实现IO阻抗与传输线的特征阻抗相匹配。

阻抗控制电路还包括IO端接阻抗电路302。IO端接阻抗电路302中，共有K个第二NMOS，即MN1……MNK，每个第二NMOS的栅极驱动信号VDN1……VDNK的高电平与第二偏置电路304中的第一使能信号(即VEN)的高电平一致，每个第二NMOS的体端电位都为VBN，MN1的漏端与第二IO端口VIO1连接，以此类推MNK的漏端与IO端口VIOK连接。进一步的，MN1……MNK中，每个第二NMOS的尺寸取值都一致。以MN1为例进行说明，MN1是第二偏置电路304中MN0的电流镜像管，MN1的尺寸取值与MN0的尺寸取值成YN倍关系，其中，YN＝1,2,3,4……(即YN为大于等于1的整数)。在一些实施例中，MN0的等效阻抗值与参考电阻RZN相等，而参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系，则可得到，MN1的等效阻抗值与传输线的特征阻抗为X/YN倍关系。因此，MN1……MNK中，每个第二NMOS的等效阻抗值与传输线的特征阻抗一致或者为为X/YN倍关系。

IO端接阻抗电路302还包括K个第二PMOS；即每个第二PMOS的栅极驱动信号VDP1……VDPK的低电平与第二偏置电路304中的第二使能信号(即VENB)的低电平一致，每个第二NMOS的体端电位都为VBP，MP1的漏端与第二IO端口VIO1连接，以此类推MPK的漏端与IO端口VIOK连接。进一步的，MP1……MPK中，每个第二PMOS的尺寸取值都一致。以MP1为例进行说明，MP1是第二偏置电路304中MP0的电流镜像管，MP1的尺寸取值与MP0的尺寸取值成YP倍关系，其中，YP＝1,2,3,4……(即YP为大于等于1的整数)。在一些实施例中，MP0的等效阻抗值与参考电阻RZN相等，而参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系，则可得到，MP1的等效阻抗值与传输线的特征阻抗为X/YP倍关系。因此，MP1……MPK中，每个第二PMOS的等效阻抗值与传输线的特征阻抗一致或者为为X/YP倍关系。

在一些实施例中，阻抗控制电路可以实现串联端接，即驱动器的输出阻抗与传输线的特征阻抗相匹配。以端口VIO1为例进行说明，MN1和MP1组成驱动器，一般设定MN1和MP1的等效阻抗值与传输线的特征阻抗一致，则驱动器的输出阻抗即与传输线的特征阻抗相匹配。阻抗控制电路还可以实现并联端接，即接收器和发送器的阻抗与传输线的特征阻抗相匹配。以端口VIO1为例进行说明，MN1等效于端接到地的电阻，MP1等效于端接到电源的电阻，一般设定MN1和MP1的等效阻抗值为传输线的特征阻抗2倍，这样等效于端接一个电阻到VDD/2、且等效阻抗值即为传输线的特征阻抗。因此，实现了接收器或发送器的阻抗与传输线的特征阻抗相匹配。

在一些实施例中，阻抗控制电路的可配置资源包括但不限于：参考电阻RZN、参考电压VREFN、参考电压VREFP、MN1……MNK中每个NMOS与MN0的尺寸比例YN、MP1……MPK中每个PMOS与MP0的尺寸比例YP，系统可以实施灵活的配置组合，以便精确的匹配各种传输线特征阻抗，满足不同的应用场合需求。也可以通过配置，把外围参考电阻的阻值设定为传输线的特征阻抗的X倍，减小电路的功耗。

在一些实施例中，阻抗控制电路中带有第一使能信号VEN和第二使能信号VENB。工作时，VEN＝“1”、VENB＝“0”，第一运算放大器和第二运算放大器工作，NMOS驱动信号VDN1……VDNK的电平和PMOS驱动信号VDP1……VDPK的电平都由系统实时状态决定；不工作时，VEN＝“0”、VENB＝“1”，第一运算放大器和第二运算放大器停止工作，NMOS驱动信号VDN1……VDNK配置为低电平而PMOS驱动信号VDP1……VDPK配置为高电平，关闭阻抗控制电路，不产生功耗。

在一些实施例中，第一偏置电路301和所述IO端接阻抗电路302可以通过SOI工艺实现；由于电路中MOS器件的体端独立，因此具有很强的抗干扰/抗辐射性能。同时，得益于SOI工艺特点，彻底消除了闩锁效应，电路的漏电流更小，工作频率更高。

本实施例提供的阻抗控制电路可实现包括但不限于以下的技术效果：一、通过只需外围连接一个参考电阻，实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接。由于减少了外围组件数量，既减少了基板走线困难，又节省了基板面积，使得器件轻易适用于对尺寸要求严格的应用场合。也使得印刷电路板的信号完整性设计变得更加容易。二、可以高精度、高稳定度、高实时效地实现器件IO阻抗与传输线的特征阻抗相匹配，无需占用系统宝贵的时钟资源，同时减少芯片面积。三、提供多种配置资源，系统可以实施灵活的配置组合，以便精确的匹配各种传输线特征阻抗，满足不同的应用场合需求。也可以通过配置，把外围参考电阻的阻值设定为传输线的特征阻抗的X倍，减小电路的功耗。四、阻抗控制电路中的MOS器件的体端独立，具有很强的抗干扰/抗辐射性能。五、阻抗控制电路可以关断，节省功耗。

实施例三：

为了解决现有的端接电路中外围的端接电阻数量随器件IO数量的增加而增加，导致基板的面积大和生产成本高的问题。为了解决现有的端接电路中外围的端接电阻数量随器件IO数量的增加而增加，导致基板的面积大和生产成本高的问题，本发明提供一种阻抗控制装置，阻抗控制装置包括阻抗控制电路。其中，阻抗控制电路包括第一偏置电路301和IO端接阻抗电路302；

所述第一偏置电路301包括参考电阻303、第一IO端口和第二偏置电路304；所述第二偏置电路304包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路304连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路302连接；

所述IO端接阻抗电路302包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。

可以理解的是，本实施例提供的阻抗控制电路，应用于FPGA系统，用于实现器件IO阻抗与传输线的特征阻抗匹配。上述阻抗控制电路包括一个外围参考电阻303、IO端口、第二偏置电路304和IO端接阻抗电路302。其中，第一偏置电路301产生两个偏置输出端，上述两个偏置输出端连接到IO端接阻抗电路302；其中，IO端接阻抗电路302具有多个IO端口，每个IO端口的端接阻抗与传输线的特征阻抗匹配，通过适当的配置，可是实现串联端接或者并联端接。

可选的，所述第一偏置电路301包括第一负反馈环路和第二负反馈环路；所述第一负反馈环路产生所述第一偏置输出VBN；所述第二负反馈环路产生所述第二偏置输出VBP。

可以理解的是，在可选的阻抗控制电路中，第一偏置电路301只需一个外围参考电阻，采用两个稳定的高增益反馈环路产生两个偏置输出端，实时调整IO端接阻抗电路，来适配工艺变化、温度变化和电源抖动。此时的调整过程是自动的、实时的，无需系统发送命令/信号来触发阻抗控制电路进行调整，无需占用系统宝贵的时钟资源，同时减少芯片面积。在串联端接或者并联端接时，均可以高精度、高稳定度、高实时效地实现IO阻抗与传输线的特征阻抗相匹配。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和所述参考电阻303；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻303相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一复制NMOS和第一PMOS；所述第一复制NMOS为第一NMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻303相等。

在一些实施例中，如图4所示，阻抗控制电路的第一偏置电路301中，在端口VAN对VDD连接参考电阻RZN。第一NMOS(即MN0)与参考电阻303(即RZN)组成第一单级放大电路AN，第一单级放大电路AN的输出VAN作为第一运算放大器OPN的同相输入，而第一运算放大器OPN的输出VBN又作为第一单级放大电路AN的输入，从而形成一个负反馈环路。环路稳定时，VAN电压与参考电压VREFN相等，而VREFN一般取值为VDD/2，即MN0的等效阻抗值与参考电阻RZN相等。同理，第一偏置电路301中，第一复制NMOS为第一NMOS的复制单元(即MN00为MN0的复制单元)，MN00的等效阻抗值与参考电阻RZN相等，第一复制NMOS(即MN00)和第一PMOS(即MP0)组成第二单级放大电路AP，第二单级放大电路AP的输出VAP作为第二运算放大器OPP的同相输入，而第二运算放大器OPP的输出VBP又作为第二单级放大电路AP的输入，从而形成了一个负反馈环路。环路稳定时，VAP电压与参考电压VREFP相等，而VREFP一般取值为VDD/2，即MP0的等效阻抗值与MN00相等，即MP0的等效阻抗值与参考电阻RZN相等。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和第一复制PMOS；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻303相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一PMOS和所述参考电阻303；所述第一复制PMOS为第一PMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻303相等。

在一些实施例中，如图5所示，阻抗控制电路的第一偏置电路301中，在端口VAP对GND连接参考电阻RZP。第一偏置电路301中，第一PMOS(即MP0)和所述参考电阻303(即RZP)组成第二单级放大电路AP，第二单级放大电路AP的输出VAP作为第二运算放大器OPP的同相输入，而第二运算放大器OPP的输出VBP又作为第二单级放大电路AP的输入，从而形成了一个负反馈环路。环路稳定时，VAP电压与参考电压VREFP相等，而VREFP一般取值为VDD/2，即MP0的等效阻抗值与参考电阻RZP相等。同理，第一复制PMOS为第一PMOS的复制单元(即MP00为MP0的复制单元)，MP00的等效阻抗值与参考电阻RZP相等，第一NMOS(即MN0)与第一复制PMOS(即MP00)组成第一单级放大电路AN，第一单级放大电路AN的输出VAN作为第一运算放大器OPN的同相输入，而第一运算放大器OPN的输出VBN又作为第一单级放大电路AN的输入，从而形成一个负反馈环路。环路稳定时，VAN电压与参考电压VREFN相等，而VREFN一般取值为VDD/2，即MN0的等效阻抗值与MP00相等，即MN0的等效阻抗值与参考电阻RZP相等。

可选的，所述参考电阻303的阻值为所述传输线的特征阻抗的X倍。

可以理解的是，通过配置，把外围参考电阻303的阻值设定为传输线的特征阻抗的X倍(X＝1,2,3……，即X为大于等于1的整数)，减小电路的功耗。

可选的，所述IO端接阻抗电路302包括K个第二NMOS；所述第二NMOS的栅极驱动信号的高电平与所述第二偏置电路304中的第一使能信号的高电平一致；所述第二NMOS的体端电位为所述第一偏置输出VBN；所述的第二NMOS的漏端与所述第二IO端口对应连接；

所述第二NMOS为所述第一NMOS的电流镜像管；所述第二NMOS的尺寸为所述第一NMOS的尺寸的YN倍；所述第二NMOS的等效阻抗值为所述传输线的特征阻抗的X/YN倍。

所述IO端接阻抗电路302还包括K个第二PMOS；所述第二PMOS的栅极驱动信号的低电平与所述第二偏置电路304中的第二使能信号的低电平一致；所述第二PMOS的体端电位为所述第二偏置输出VBP；所述的第二PMOS的漏端与所述第二IO端口对应连接；

所述第二PMOS为所述第一PMOS的电流镜像管；所述第二PMOS的尺寸为所述第一PMOS的尺寸的YP倍；所述第二PMOS的等效阻抗值为所述传输线的特征阻抗的X/YP倍。

在一些实施例中，如图6所示，阻抗控制电路的IO端接阻抗电路302中，共有K个第二NMOS，即MN1……MNK，每个第二NMOS的栅极驱动信号VDN1……VDNK的高电平与第二偏置电路304中的第一使能信号(即VEN)的高电平一致，每个第二NMOS的体端电位都为VBN，MN1的漏端与第二IO端口VIO1连接，以此类推MNK的漏端与IO端口VIOK连接。进一步的，MN1……MNK中，每个第二NMOS的尺寸取值都一致。以MN1为例进行说明，MN1是第二偏置电路304中MN0的电流镜像管，MN1的尺寸取值与MN0的尺寸取值成YN倍关系，其中，YN＝1,2,3,4……(即YN为大于等于1的整数)。在一些实施例中，MN0的等效阻抗值与参考电阻RZN相等，而参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系，则可得到，MN1的等效阻抗值与传输线的特征阻抗为X/YN倍关系。因此，MN1……MNK中，每个第二NMOS的等效阻抗值与传输线的特征阻抗一致或者为为X/YN倍关系。

IO端接阻抗电路302还包括K个第二PMOS；即每个第二PMOS的栅极驱动信号VDP1……VDPK的低电平与第二偏置电路304中的第二使能信号(即VENB)的低电平一致，每个第二NMOS的体端电位都为VBP，MP1的漏端与第二IO端口VIO1连接，以此类推MPK的漏端与IO端口VIOK连接。进一步的，MP1……MPK中，每个第二PMOS的尺寸取值都一致。以MP1为例进行说明，MP1是第二偏置电路304中MP0的电流镜像管，MP1的尺寸取值与MP0的尺寸取值成YP倍关系，其中，YP＝1,2,3,4……(即YP为大于等于1的整数)。在一些实施例中，MP0的等效阻抗值与参考电阻RZN相等，而参考电阻RZN取值与传输线的特征阻抗为X倍(X＝1,2,3……，即X为大于等于1的整数)关系，则可得到，MP1的等效阻抗值与传输线的特征阻抗为X/YP倍关系。因此，MP1……MPK中，每个第二PMOS的等效阻抗值与传输线的特征阻抗一致或者为为X/YP倍关系。

可以理解的是，阻抗控制电路的可配置资源包括但不限于：参考电阻RZN、参考电压VREFN、参考电压VREFP、MN1……MNK中每个NMOS与MN0的尺寸比例YN、MP1……MPK中每个PMOS与MP0的尺寸比例YP，系统可以实施灵活的配置组合，以便精确的匹配各种传输线特征阻抗，满足不同的应用场合需求。

可选的，所述通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配包括：

采用所述串联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均与所述传输线的特征阻抗一致，驱动器的输出阻抗与所述传输线的特征阻抗相匹配；

采用所述并联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均为所述传输线的特征阻抗的两倍，接收器或发送器的阻抗与所述传输线的特征阻抗相匹配。

在一些实施例中，阻抗控制电路可以实现串联端接，即驱动器的输出阻抗与传输线的特征阻抗相匹配。以端口VIO1为例进行说明，MN1和MP1组成驱动器，一般设定MN1和MP1的等效阻抗值与传输线的特征阻抗一致，则驱动器的输出阻抗即与传输线的特征阻抗相匹配。阻抗控制电路还可以实现并联端接，即接收器和发送器的阻抗与传输线的特征阻抗相匹配。以端口VIO1为例进行说明，MN1等效于端接到地的电阻，MP1等效于端接到电源的电阻，一般设定MN1和MP1的等效阻抗值为传输线的特征阻抗2倍，这样等效于端接一个电阻到VDD/2、且等效阻抗值即为传输线的特征阻抗。因此，实现了接收器和发送器的阻抗与传输线的特征阻抗相匹配。

可选的，所述第一使能信号设为0和所述第二使能信号设为1时，将所述第二NMOS的栅极驱动信号设为低电平和所述第二PMOS的栅极驱动信号设为高电平，关闭所述阻抗控制电路。

在一些实施例中，阻抗控制电路中带有第一使能信号VEN和第二使能信号VENB。工作时，VEN＝“1”、VENB＝“0”，第一运算放大器和第二运算放大器工作，NMOS驱动信号VDN1……VDNK的电平和PMOS驱动信号VDP1……VDPK的电平都由系统实时状态决定；不工作时，VEN＝“0”、VENB＝“1”，第一运算放大器和第二运算放大器停止工作，NMOS驱动信号VDN1……VDNK配置为低电平而PMOS驱动信号VDP1……VDPK配置为高电平，关闭阻抗控制电路，不产生功耗。

可选的，所述第一偏置电路301和所述IO端接阻抗电路302采用SOI工艺。

可以理解的是，第一偏置电路301和所述IO端接阻抗电路302可以通过SOI工艺实现；由于电路中MOS器件的体端独立，因此具有很强的抗干扰/抗辐射性能。同时，得益于SOI工艺特点，彻底消除了闩锁效应，电路的漏电流更小，工作频率更高。

本实施例提供的阻抗控制装置可实现包括但不限于以下的技术效果：一、通过只需外围连接一个参考电阻，实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接。由于减少了外围组件数量，既减少了基板走线困难，又节省了基板面积，使得器件轻易适用于对尺寸要求严格的应用场合。也使得印刷电路板的信号完整性设计变得更加容易。二、可以高精度、高稳定度、高实时效地实现器件IO阻抗与传输线的特征阻抗相匹配，无需占用系统宝贵的时钟资源，同时减少芯片面积。三、提供多种配置资源，系统可以实施灵活的配置组合，以便精确的匹配各种传输线特征阻抗，满足不同的应用场合需求。也可以通过配置，把外围参考电阻的阻值设定为传输线的特征阻抗的X倍，减小电路的功耗。四、阻抗控制电路中的MOS器件的体端独立，具有很强的抗干扰/抗辐射性能。五、阻抗控制电路可以关断，节省功耗。

可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件(可以用计算装置可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。

此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本发明不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种阻抗控制电路，包括：

第一偏置电路和IO端接阻抗电路；

所述第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路连接；

所述IO端接阻抗电路包括K个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配，所述K为大于等于1的整数；

所述第一偏置电路包括第一负反馈环路和第二负反馈环路；所述第一负反馈环路产生所述第一偏置输出VBN；所述第二负反馈环路产生所述第二偏置输出VBP。

2.如权利要求1所述的阻抗控制电路，其特征在于，

所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和所述参考电阻；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一复制NMOS和第一PMOS；所述第一复制NMOS为第一NMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻相等。

3.如权利要求1所述的阻抗控制电路，其特征在于，

所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和第一复制PMOS；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；

所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一PMOS和所述参考电阻；所述第一复制PMOS为第一PMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻相等。

4.如权利要求2所述的阻抗控制电路，其特征在于，

所述参考电阻的阻值为所述传输线的特征阻抗的X倍。

5.如权利要求2所述的阻抗控制电路，其特征在于，

所述IO端接阻抗电路包括K个第二NMOS；所述第二NMOS的栅极驱动信号的高电平与所述第二偏置电路中的第一使能信号的高电平一致；所述第二NMOS的体端电位为所述第一偏置输出VBN；所述的第二NMOS的漏端与所述第二IO端口对应连接；

所述第二NMOS为所述第一NMOS的电流镜像管；所述第二NMOS的尺寸为所述第一NMOS的尺寸的YN倍；所述第二NMOS的等效阻抗值为所述传输线的特征阻抗的X/YN倍；

所述IO端接阻抗电路还包括K个第二PMOS；所述第二PMOS的栅极驱动信号的低电平与所述第二偏置电路中的第二使能信号的低电平一致；所述第二PMOS的体端电位为所述第二偏置输出VBP；所述的第二PMOS的漏端与所述第二IO端口对应连接；

所述第二PMOS为所述第一PMOS的电流镜像管；所述第二PMOS的尺寸为所述第一PMOS的尺寸的YP倍；所述第二PMOS的等效阻抗值为所述传输线的特征阻抗的X/YP倍。

6.如权利要求5所述的阻抗控制电路，其特征在于，所述通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配包括：

采用所述串联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均与所述传输线的特征阻抗一致，驱动器的输出阻抗与所述传输线的特征阻抗相匹配；

采用所述并联端接时，所述第二NMOS的等效阻抗值和所述第二PMOS的等效阻抗值均为所述传输线的特征阻抗的两倍，接收器或发送器的阻抗与所述传输线的特征阻抗相匹配。

7.如权利要求6所述的阻抗控制电路，其特征在于，包括：

所述第一使能信号设为0和所述第二使能信号设为1时，将所述第二NMOS的栅极驱动信号设为低电平和所述第二PMOS的栅极驱动信号设为高电平，关闭所述阻抗控制电路。

8.如权利要求7所述的阻抗控制电路，其特征在于，所述第一偏置电路和所述IO端接阻抗电路采用SOI工艺。

9.一种阻抗控制装置，其特征在于，所述阻抗控制装置包括权利要求1-8任一项所述的阻抗控制电路。

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