CN110764074B - Fmcw调频源信号产生模块及延时控制方法 - Google Patents

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Abstract

本发明公开了一种FMCW调频源信号产生模块及延时控制方法，所述模块包括软核处理器Microblaze模块、DDR接口模块、DDR模块、AXI内部连接模块和两路调频源信号生成通道；DDR模块的输入输出端与DDR接口模块的输入输出端连接，DDR接口模块的输入输出端与AXI内部连接模块的输入输出端连接，AXI内部连接模块的输入输出端与软核处理器Microblaze模块的输入输出端连接。本发明实现了多档可调调频连续波信号调节和延时控制，可满足不同条件激光雷达测距的精度要求。

Description

FMCW调频源信号产生模块及延时控制方法
技术领域
本发明涉及激光雷达技术领域，更为具体地，涉及一种FMCW调频源信号产生模块及延时控制方法。
背景技术
调频连续波(FMCW)雷达是一种通过对连续波进行频率调制来获得距离与速度信息的雷达体制，雷达调频可以采用多种方式，如线性调制和正弦调制。线性调频连续波(LFMCW)雷达具有高距离分辨率、低发射功率、高接收灵敏度、结构简单等优点，不存在测距盲区，具有比脉冲雷达更好的反隐身、抗背景杂波及抗干扰能力的特点。现有技术采用固定信号频率，不能符合不同距离以及高精度测距要求。
发明内容
本发明的目的在于克服现有技术的不足，提供一种FMCW调频源信号产生模块及延时控制方法，实现了调频连续波信号调节和延时控制，可满足不同条件激光雷达测距的精度要求。
本发明的目的是通过以下技术方案来实现的：
一种FMCW调频源信号产生模块，包括：
软核处理器Microblaze模块、DDR接口模块、DDR模块、AXI内部连接模块和两路调频源信号生成通道；所述DDR模块的输入输出端与DDR接口模块的输入输出端连接，所述DDR接口模块的输入输出端与AXI内部连接模块的输入输出端连接，所述AXI内部连接模块的输入输出端与软核处理器Microblaze模块的输入输出端连接；
第一调频源信号生成通道包括第一DMA读取模块、第一FIFO模块、第一串并转换和数据调序模块、多个第一输出串行器OSERDES模块和第一DAC模块；所述第一DMA读取模块的输入输出端与AXI内部连接模块的输入输出端连接，所述第一DMA读取模块的输出端与第一FIFO模块的输入端连接，第一FIFO模块的输出端与第一串并转换和数据调序模块的输入端连接，第一串并转换和数据调序模块的输出端分别与多个第一输出串行器OSERDES模块的输入端连接，每个第一输出串行器OSERDES模块的输出端均与第一DAC模块的输入端连接；
第二调频源信号生成通道包括第二DMA读取模块、第二FIFO模块、数据延迟处理模块、第二串并转换和数据调序模块、多个第二输出串行器OSERDES模块和第二DAC模块；所述第二DMA读取模块的输入输出端与AXI内部连接模块的输入输出端连接，所述第二DMA读取模块的输出端与第二FIFO模块的输入端连接，第二FIFO模块的输出端与数据延迟处理模块的输入端连接，数据延迟处理模块的输出端与第二串并转换和数据调序模块的输入端连接，第二串并转换和数据调序模块的输出端分别与多个第二输出串行器OSERDES模块的输入端连接，每个第二输出串行器OSERDES模块的输出端均与第二DAC模块的输入端连接。
进一步的，所述第一DAC模块为12位及以上数字到模拟转换器。
进一步的，所述第二DAC模块为12位及以上数字到模拟转换器。
进一步的，包括串口控制接口模块，所述串口控制接口模块与所述数据延迟处理模块连接。
进一步的，第一FIFO模块用于对第一DMA读取模块读取的数据进行位宽转化和跨时钟域处理；第二FIFO模块用于对第二DMA读取模块读取的数据进行位宽转化和跨时钟域处理。
进一步的，第一串并转换和数据调序模块用于截取第一FIFO模块处理后的样本数据高12位及以上，第二串并转换和数据调序模块用于截取第二FIFO模块处理后的样本数据高12位及以上。
一种基于如上任一所述FMCW调频源信号产生模块的延时控制方法，基于在通道2处加入了一个数据延迟处理模块，包括如下步骤：
S1，在启动调频信号产生前，根据延时时间计算延迟的周期数，对于整数倍N延迟，直接延迟N个周期输出；对于非整数倍延迟，则进行数据处理达到整数倍延迟，然后直接延迟整数个周期输出；
S2，在收到调频产生信号时，通道1和通道2分别从DDR中读取所需的波形信号到FIFO中；
S3，启动通道1的数据发送，接着根据延迟周期数，然后启动通道2的数据发送，且数据延迟处理只能是N个半周期和N个周期两种中的任一种，N个半周期对应非整数周期延迟，N个周期对应整数周期延迟。
进一步的，对于延迟控制的最低分辨率，数据处理在延迟整数周期的基础上，再错开半个周期。
本发明的有益效果是：
(1)本发明实现了多档可调调频连续波信号调节和延时控制，可满足不同条件下激光雷达测距的精度要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明FMCW激光探测原理示意图。
图2为本发明FMCW激光探测信号转换流程示意图。
图3为本发明调制测距测速原理示意图。
图4为本发明无速度时差频示意图。
图5为本发明信号接收和处理系统框图。
图6为本发明调频源产生系统框图。
图7为本发明线性调频产生过程流程图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。本说明书中公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路，软件或方法。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在对实施例进行描述之前，需要对一些必要的术语进行解释。例如：
若本申请中出现使用“第一”、“第二”等术语来描述各种元件，但是这些元件不应当由这些术语所限制。这些术语仅用来区分一个元件和另一个元件。因此，下文所讨论的“第一”元件也可以被称为“第二”元件而不偏离本发明的教导。应当理解的是，若提及一元件“连接”或者“联接”到另一元件时，其可以直接地连接或直接地联接到另一元件或者也可以存在中间元件。相反地，当提及一元件“直接地连接”或“直接地联接”到另一元件时，则不存在中间元件。
在本申请中出现的各种术语仅仅用于描述具体的实施方式的目的而无意作为对本发明的限定，除非上下文另外清楚地指出，否则单数形式意图也包括复数形式。
当在本说明书中使用术语“包括”和/或“包括有”时，这些术语指明了所述特征、整体、步骤、操作、元件和/或部件的存在，但是也不排除一个以上其他特征、整体、步骤、操作、元件、部件和/或其群组的存在和/或附加。
如图1～7所示，一种FMCW调频源信号产生模块，包括：
软核处理器Microblaze模块、DDR接口模块、DDR模块、AXI内部连接模块和两路调频源信号生成通道；
所述DDR模块的输入输出端与DDR接口模块的输入输出端连接，所述DDR接口模块的输入输出端与AXI内部连接模块的输入输出端连接，所述AXI内部连接模块的输入输出端与软核处理器Microblaze模块的输入输出端连接；
第一调频源信号生成通道包括第一DMA读取模块、第一FIFO模块、第一串并转换和数据调序模块、多个第一输出串行器OSERDES模块和第一DAC模块；所述第一DMA读取模块的输入输出端与AXI内部连接模块的输入输出端连接，所述第一DMA读取模块的输出端与第一FIFO模块的输入端连接，第一FIFO模块的输出端与第一串并转换和数据调序模块的输入端连接，第一串并转换和数据调序模块的输出端分别与多个第一输出串行器OSERDES模块的输入端连接，每个第一输出串行器OSERDES模块的输出端均与第一DAC模块的输入端连接；
第二调频源信号生成通道包括第二DMA读取模块、第二FIFO模块、数据延迟处理模块、第二串并转换和数据调序模块、多个第二输出串行器OSERDES模块和第二DAC模块；所述第二DMA读取模块的输入输出端与AXI内部连接模块的输入输出端连接，所述第二DMA读取模块的输出端与第二FIFO模块的输入端连接，第二FIFO模块的输出端与数据延迟处理模块的输入端连接，数据延迟处理模块的输出端与第二串并转换和数据调序模块的输入端连接，第二串并转换和数据调序模块的输出端分别与多个第二输出串行器OSERDES模块的输入端连接，每个第二输出串行器OSERDES模块的输出端均与第二DAC模块的输入端连接。
进一步的，所述第一DAC模块为12位及以上数字到模拟转换器。
进一步的，所述第二DAC模块为12位及以上数字到模拟转换器。
进一步的，包括串口控制接口模块，所述串口控制接口模块与所述数据延迟处理模块连接。
进一步的，第一FIFO模块用于对第一DMA读取模块读取的数据进行位宽转化和跨时钟域处理；第二FIFO模块用于对第二DMA读取模块读取的数据进行位宽转化和跨时钟域处理。
进一步的，第一串并转换和数据调序模块用于截取第一FIFO模块处理后的样本数据高12位及以上，第二串并转换和数据调序模块用于截取第二FIFO模块处理后的样本数据高12位及以上。
一种基于如上任一所述FMCW调频源信号产生模块的延时控制方法，基于在通道2处加入了一个数据延迟处理模块，包括如下步骤：
S1，在启动调频信号产生前，根据延时时间计算延迟的周期数，对于整数倍N延迟，直接延迟N个周期输出；对于非整数倍延迟，则进行数据处理达到整数倍延迟，然后直接延迟整数个周期输出；
S2，在收到调频产生信号时，通道1和通道2分别从DDR中读取所需的波形信号到FIFO中；
S3，启动通道1的数据发送，接着根据延迟周期数，然后启动通道2的数据发送，且数据延迟处理只能是N个半周期和N个周期两种中的任一种，N个半周期对应非整数周期延迟，N个周期对应整数周期延迟。
进一步的，对于延迟控制的最低分辨率，数据处理在延迟整数周期的基础上，再错开半个周期。
在本发明的实施例中，本系统使用可调调频连续波，例如，图1所示为调频连续波激光探测基本原理。本地发射源DDS1发射三角型调频连续波经放大、倍频后由激光部分发射出去，信号遇障碍物反射回来，经激光接收部分接收跟本地副本信号DDS2混频产生差频信号，差频信号包含了目标的距离跟速率信息。差频经放大、A/D进行模数转换后进行数字信号处理，对目标进行捕获、跟踪，求解出目标距离、速度等信息。
FMCW激光探测系统通过对发射和接收的激光调频信号混频后的中频信号的频率测量确定目标距离、速度等信息，因此，FMCW激光探测系统从调制信号产生到中频信号采集处理要经过激光器强调制、激光空间传输与目标散射、光电探测器接收和混频四个过程，如图2所示。
调频连续波可有多种波形，本方案采用改进型的三角波形，分三段：频率上升、频率下降、频率不变。发射信号和目标回波信号瞬时频率随时间的变化曲线如图3所示。为了防止fbd频差过大超过处理范围，使用了频率不变段。
光的往返传输时间和目标速度使得两者存在一定的频率差。设信号扫描带宽为B，重复周期为T，距离R，目标回波信号延时为τ。
目标静止情况下：
Figure BDA0002253614640000061
Figure BDA0002253614640000062
得：
Figure BDA0002253614640000063
c:光速3×108m/s
目标存在速度情况下：
fbu＝fb-fv
fbd＝fb+fv
Figure BDA0002253614640000064
Figure BDA0002253614640000065
f0：中心频点
结合上述公式，可得：
Figure BDA0002253614640000066
Figure BDA0002253614640000067
根据公式，要得到速度、距离信息，系统数字信号处理就是求解出fv跟fbu。
1.测距分辨率
距离计算公式：
Figure BDA0002253614640000068
对公式求导，得：
Figure BDA0002253614640000069
可见，距离分辨率由对回波信号进行频域处理的频率分辨率决定。对一个周期时间内的信号进行频谱分析，能够分辨的最小频率间隔最小应为1/T，因fb观测周期为T/3，即Δfb最小取值为Δfb＝3/T，代入公式，得：
Figure BDA0002253614640000071
由上式可知，探测距离分辨率只跟调频信号带宽B有关，与其他因素无关。
本方案设计的带宽是450MHz，即距离分辨率为
Figure BDA0002253614640000072
(一)系统指标计算
以下列技术指标为例，说明系统参数计算过程
系统扫描带宽：B＝2GHz。
信号重复频率：1kHz～500kHz。
测距范围要求：≤10Km。
测速范围要求：≤3400m/s。
系统频差计算
由距离计算公式
Figure BDA0002253614640000073
得，按照1KHz重复频率，10Km距离代入上式，产生最大频差：
Figure BDA0002253614640000074
由速度产生的频差：
Figure BDA0002253614640000075
Figure BDA0002253614640000076
假设激光波长为为1500nm，代入上式，得：
Figure BDA0002253614640000077
速度多普勒经过下变频将范围控制在200MHz内进行信号采样处理。
软件分发射和接收两部分，在硬件上发射和接收部分完全分离，分别使用FPGA进行数据处理，所以软件实现分两部分分别进行设计。
FPGA软件实现框图，软件部分主要包括回波信号接收、处理和调频源信号发射两部分。接收部分实现的主要功能为信号采集和DDR存储、信号捕获、信号跟踪和采样信号实时输出。发射部分主要实现两通道调频源信号的产生，以及两通道时延控制。
图5为回波信号接收处理的软件框图，图6为调频源信号产生的软件框图。FPGA芯片均采用xilinx K7系列芯片。图中Microblaze为处理器(软核)，主要实现各个功能模块的参数配置、数据流控制、数据调度和网口协议的解析、封装(仅仅接收部分需要处理网口协议)；MIG(Memory Interface Generator)为DDR控制器(软核)；Ethernet_pcs_pma(软核)和AXI_Ethernetlite(软核)主要实现上位机与FPGA处理板卡之间的通信；GTX(硬核)为高速串行数据收发器，单根线速率最高支持12Gb/s。
(一)线性调频信号的生成
线性调频信号使用波形直接读取法产生。首先把要产生的波形文件存放在Norflash中，FPGA从Nor Flash中读取波形文件到DDR缓存，然后FPGA从DDR读取缓存的波形文件通过JESD204B接口发送给DAC，形成线性调频发射信号。数据处理流程如下图7所示
调频信号产生模块主要是产生多档可调不同重复频率(1kHz～500kHz)的调频信号，每个重复频率包含频率上升、频率下降、频率不变三种波形，且等分。该模块控制接口为串口接口，可控的信号为：重复周期大小、两通道延时(分辨率为100ns，范围为0～1ms)。
调频信号采用AWG方案，前期根据不同调频重复频率，利用Matlab产生相应的波形信号，并采样存储于Nor flash中。当接收到调频源产生启动信号时，直接从Nor flash中读取到DDR进行缓存，然后送至DAC即可。
关于延时控制部分，选择在通道2处加入一个数据延迟处理模块。对于等效并行32个样本而言，通道2相对于通道1延迟1个125MHz时钟周期，相当于通道2波形相对于通道1延迟8ns。在启动调频信号产生前，根据延时时间计算延迟的周期数。对于整数倍N延迟，直接延迟N个周期输出即可；对于非整数倍延迟，需要进行额外的数据处理。对于延迟控制的最低分辨率，100ns，即100/8＝12.5个时钟周期，数据处理只需在延迟整数周期的基础上，再错开半个周期(在FPGA处理中只需要延迟一周期，然后取上周期数据后16个样本和当前周期前16个样本拼接成32个样本即可，初始化时上周期16个样本值为0)。因此，在实际处理过程中，在收到调频产生信号时，两通道分别从DDR中读取所需的波形信号到FIFO中，然后先启动通道1的数据发送，接着根据延迟周期数，启动通道2的数据发送，且数据延迟处理只可能是N个半周期(非整数周期)和N个周期(整数周期)两种。
在本实施例中的其余技术特征，本领域技术人员均可以根据实际情况进行灵活选用和以满足不同的具体实际需求。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实现本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的算法，方法或系统等，均在本发明的权利要求书请求保护的技术方案限定技术保护范围之内。
对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某一些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和单元并不一定是本申请所必须的。
本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法实现所描述的功能，但是这种实现不应超出本发明的范围。
所揭露的系统、模块和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例，仅仅是示意性的，例如，所述单元的划分，可以仅仅是一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以说通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述分立部件说明的单元可以是或者也可以不收物理上分开的，作为单元显示的部件可以是或者可以不收物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例的方案的目的。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
本领域普通技术人员可以理解实现上述实施例的方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、ROM、RAM等。
以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (8)

1.一种FMCW调频源信号产生模块，其特征在于，包括：
软核处理器 Microblaze 模块、DDR接口模块、DDR模块、AXI内部连接模块和两路调频源信号生成通道；
所述DDR模块的输入输出端与DDR接口模块的输入输出端连接，所述DDR接口模块的输入输出端与AXI内部连接模块的输入输出端连接，所述AXI内部连接模块的输入输出端与软核处理器 Microblaze 模块的输入输出端连接；
第一调频源信号生成通道包括第一DMA读取模块、第一FIFO模块、第一串并转换和数据调序模块、多个第一输出串行器OSERDES模块和第一DAC模块；所述第一DMA读取模块的输入输出端与AXI内部连接模块的输入输出端连接，所述第一DMA读取模块的输出端与第一FIFO模块的输入端连接，第一FIFO模块的输出端与第一串并转换和数据调序模块的输入端连接，第一串并转换和数据调序模块的输出端分别与多个第一输出串行器OSERDES模块的输入端连接，每个第一输出串行器OSERDES模块的输出端均与第一DAC模块的输入端连接；
第二调频源信号生成通道包括第二DMA读取模块、第二FIFO模块、数据延迟处理模块、第二串并转换和数据调序模块、多个第二输出串行器OSERDES模块和第二DAC模块；所述第二DMA读取模块的输入输出端与AXI内部连接模块的输入输出端连接，所述第二DMA读取模块的输出端与第二FIFO模块的输入端连接，第二FIFO模块的输出端与数据延迟处理模块的输入端连接，数据延迟处理模块的输出端与第二串并转换和数据调序模块的输入端连接，第二串并转换和数据调序模块的输出端分别与多个第二输出串行器OSERDES模块的输入端连接，每个第二输出串行器OSERDES模块的输出端均与第二DAC模块的输入端连接。
2.根据权利要求1所述的一种FMCW调频源信号产生模块，其特征在于，所述第一DAC模块为12位以上数字模拟转换器。
3.根据权利要求1所述的一种FMCW调频源信号产生模块，其特征在于，所述第二DAC模块为12位以上数字模拟转换器。
4.根据权利要求1~3任一项所述的一种FMCW调频源信号产生模块，其特征在于，包括串口控制接口模块，所述串口控制接口模块与所述数据延迟处理模块连接，所述串口控制接口模块可为RS422，或其他类型的串口。
5.根据权利要求1所述一种FMCW调频源信号产生模块，其特征在于，第一FIFO模块用于对第一DMA读取模块读取的数据进行位宽转化和跨时钟域处理；第二FIFO模块用于对第二DMA读取模块读取的数据进行位宽转化和跨时钟域处理。
6.根据权利要求1所述一种FMCW调频源信号产生模块，其特征在于，第一串并转换和数据调序模块用于截取第一FIFO模块处理后的高12位以上样本数据，第二串并转换和数据调序模块用于截取第二FIFO模块处理后的高12位以上样本数据。
7.一种基于权利要求1-6中任一项所述的FMCW调频源信号产生模块的延时控制方法，其特征在于，基于在第二调频源信号生成通道处加入了一个数据延迟处理模块，且包括如下步骤：
S1，在启动调频信号产生前，根据延时时间计算延迟的周期数，对于整数倍N延迟，直接延迟N个周期输出调频信号；对于非整数倍延迟，则进行数据处理达到整数倍延迟，然后直接延迟整数个周期输出调频信号；
S2，在需要产生调频信号并输出时，第一调频源信号生成通道和第二调频源信号生成通道分别从DDR中读取所需的波形信号到FIFO中；
S3，启动第一调频源信号生成通道的数据发送，接着根据延迟周期数，然后启动第二调频源信号生成通道的数据发送，整数倍延迟对应N个周期的延迟，非整数倍延迟对应N个半周期的延迟，数据延迟只能是N个周期和N个半周期两种中的任一种。
8.根据权利要求7所述的方法，其特征在于，在步骤S1中，对于延迟控制的最低分辨率为半个周期，在步骤S1中进行所述数据处理时在延迟整数周期的基础上，再错开半个周期。
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