CN110543766A - 一种数据处理器抗控制流攻击方法 - Google Patents

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Abstract

本发明公开了一种数据处理器抗控制流攻击方法，当数据处理器响应中断服务程序时，将返回地址和二进制密钥输入加密电路中进行加密处理得到加密返回地址，将得到的加密返回地址同时写入数据处理器的堆栈和内置安全寄存器组中，当数据处理器对中断服务程序的响应结束时，分别从数据处理器的堆栈和内置安全寄存器组中读取加密返回地址，然后分别采用第一解密电路和第二解密电路对读取的两个加密返回地址进行解密处理后得到两个解密返回地址，通过地址比较器对两个解密返回地址比较后得出是否受到控制流攻击的结论，数据处理器根据结论判定继续程序还是终止程序；优点是可以实现数据处理器的抗控制流攻击，提高数据处理器的安全性。

Description

一种数据处理器抗控制流攻击方法
技术领域
本发明涉及一种抗控制流攻击方法，尤其是涉及一种抗控制流攻击方法。
背景技术
随着物联网、云计算和移动支付等技术的快速发展，数据处理器(即嵌入式系统)被广泛应用到军事、汽车、医疗和通讯等领域。不同的数据处理器之间通过网络进行通讯和协作，这就给攻击者带来可趁之机，攻击者可以利用软件漏洞实施控制流攻击进而对整个数据处理器进行控制。控制流攻击是指利用程序漏洞，通过篡改程序控制流的存储地址或控制流数据等方式，将程序导向并执行预先设定的恶意代码,，达到破坏数据处理器或盗取关键信息的目的。根据恶意代码注入与否，控制流攻击可分为代码注入攻击和代码复用攻击。代码注入攻击指攻击者利用软件的某些漏洞将恶意代码注入到程序中去，堆栈溢出攻击是代码注入攻击的一种典型方式，数据处理器的堆栈中写入的数据量超过堆栈本身的容量，溢出的数据可以覆盖合法的数据，但由于原始程序并没有做边界检查，这就为攻击者实施溢出攻击埋下隐患。攻击者可以利用溢出攻击覆盖原始返回地址，将返回地址篡改为指向预先注入恶意代码的地址，进行控制流劫持。
当前，数据处理器在响应中断服务程序，即执行程序调用指令call时，利用Push函数将响应中断前执行指令的地址写入到数据处理器的堆栈之中，此时写入的地址称为返回地址(n位二进制数，n大于等于1)。当对中断服务程序的响应结束后，此时数据处理器执行程序返回指令ret，利用Pop函数将返回地址从堆栈中读出，数据处理器继续执行中断之前该返回地址处的指令。
由于数据处理器的堆栈是一段连续分配的有限内存空间，每当一个中断服务程序调用发生，返回地址将被写入堆栈中，当对堆栈中已分配的内存写入超出其本身容量的数据时，就会造成堆栈数据的溢出，此时溢出的数据写入堆栈中将会覆盖堆栈内的原有数据。攻击者对数据处理器进行攻击时，在返回地址被写入堆栈之后，向堆栈中写入过多数据是堆栈中写入的数据溢出，将堆栈中原有的返回地址篡改为指向恶意代码或组成恶意代码指令的地址，进行控制流劫持，此时，数据处理器执行程序返回指令ret，利用Pop函数将从堆栈中读出返回地址将会是篡改后指向恶意代码或组成恶意代码指令的地址，攻击者控制了整个数据处理器的行为。由此，现有的数据处理器不能抗控制流攻击，安全性较低。
发明内容
本发明所要解决的技术问题是提供一种数据处理器抗控制流攻击方法，该方法可以实现数据处理器的抗控制流攻击，提高数据处理器的安全性。
本发明解决上述技术问题所采用的技术方案为：一种数据处理器抗控制流攻击方法，包括以下步骤：
①在所述的数据处理器中加载加密电路、内置安全寄存器组、第一解密电路、第二解密电路和地址比较器，设置n位二进制密钥，将该n位二进制密钥记为K[n-1:0]；
②当所述的数据处理器响应中断服务程序,执行程序调用指令call时，所述的处理器首先将n位返回地址RA[n-1:0]和n位二进制密钥K[n-1:0]输入所述的加密电路中进行异或处理，n位返回地址RA[n-1:0]和n位二进制密钥K[n-1:0]按位进行异或操作，得到n位加密返回地址，将该n位加密返回地址记为Encry_RA[n-1:0]；
③采用Push函数操作将n位加密返回地址Encry_RA[n-1:0]同时写入所述的数据处理器的堆栈和所述的内置安全寄存器组中；
④当所述的数据处理器对中断服务程序的响应结束，执行程序返回指令ret时，采用Pop函数分别从所述的数据处理器的堆栈和所述的内置安全寄存器组中读取n位加密返回地址，将此时从所述的数据处理器的堆栈中读取的n位加密返回地址记为Encry_RA1[n-1:0]，将此时从所述的内置安全寄存器组中读取的n位加密返回地址记为Encry_RA2[n-1:0]；；
⑤将n位加密返回地址Encry_RA1[n-1:0]和n位二进制密钥K[n-1:0]输入所述的第一解密电路中进行异或处理，n位加密返回地址Encry_RA1[n-1:0]与n位二进制密钥K[n-1:0]按位进行异或操作，得到第一个n位解密返回地址，将该第一个n位解密返回地址记为RA1[n-1:0]，将n位加密返回地址Encry_RA2[n-1:0]和n位二进制密钥K[n-1:0]输入所述的第二解密电路中进行异或处理，n位加密返回地址Encry_RA2[n-1:0]与n位二进制密钥K[n-1:0]按位进行异或操作，得到第二个n位解密返回地址，将该第二个n位解密返回地址记为RA2[n-1:0]；
⑥将第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]送入所述的地址比较器中进行比较，如果第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]相同，所述的地址比较器输出结果为1，此时所述的数据处理器则继续执行程序，如果第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]不同，所述的地址比较器的输出结果为0，此时所述的数据处理器立即将复位信号RESET置为有效电平，所述的数据处理器复位，不再执行程序。
所述的加密电路包括n个二输入异或门，每个所述的二输入异或门分别具有两个输入端和异或逻辑值输出端，所述的加密电路中第j个所述的二输入异或门的两个输入端分别接入n位返回地址RA[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，所述的加密电路中第j个所述的二输入异或门的异或逻辑值输出端输出的异或逻辑值为n位加密返回地址Encry_RA[n-1:0]的第j位数据，j＝1，2，…，n。
所述的第一解密电路包括n个二输入异或门，每个所述的二输入异或门分别具有两个输入端和异或逻辑值输出端，所述的第一解密电路中第j个所述的二输入异或门的两个输入端分别接入Encry_RA1[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，所述的第一解密电路中第j个所述的二输入异或门的的异或逻辑值输出端输出的异或逻辑值为第一个n位解密返回地址RA1[n-1:0]的第j位数据，j＝1，2，…，n。
所述的第二解密电路包括n个二输入异或门，每个所述的二输入异或门分别具有两个输入端和异或逻辑值输出端，所述的第二解密电路中第j个所述的二输入异或门的两个输入端分别接入Encry_RA2[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，所述的第二解密电路中第j个所述的二输入异或门的的异或逻辑值输出端输出的异或逻辑值为第二个n位解密返回地址RA2[n-1:0]的第j位数据，j＝1，2，…，n。
每个所述的二输入异或门分别别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的二输入异或门的第一个输入端，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第五PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的二输入异或门的第二个输入端，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的源极和所述的第六PMOS管的源极连接，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的二输入异或门的异或逻辑输出端，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第三NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接。该二输入异或门中，第一PMOS管和第一NMOS管构成第一个反相器，第二PMOS管和第二NMOS管构成第二个反相器，第三NMOS管、第五NMOS管、第四NMOS管和第六NMOS管构成下拉网络，第三PMOS管、第五PMOS管、第四PMOS管和第六PMOS管构成上拉网络，将输入二输入异或门的两个输入信号称为A信号和B信号，将第一个输入信号记为A，第二个输入信号记为B，A信号输入第一个反相器后生成A信号非信号A’信号，B信号输入第二个反相器后生成B信号的非信号B’信号，当A信号与B信号到达第三NMOS管的栅极与第五NMOS管的栅极时，实现了A信号和B信号的与操作，得到与逻辑值AB,当A’信号与B’信号到达第四NMOS管的栅极和第六NMOS管的栅极时，实现A’信号和B’信号的与操作，得到与逻辑值A’B’，第三NMOS管和第五NMOS管组成第一个串联电路，第四NMOS管和第六NMOS管组成第二个串联电路，第一个串联电路和第二个串联电路并联一起实现了AB和A’B’的或操作，得到或逻辑值AB+A’B’，或逻辑值AB+A’B’再取反，得到或逻辑值AB+A’B’的非逻辑值(AB+A’B’)’，由此实现异或操作，该二输入异或门通过12个MOS管构建CMOS静态互补电路结构来实现异或操作，静态电流低，电路结构简单，硬件开销小，因此在防御控制流攻击的过程不会带来太大的硬件开销和功耗开销。
与现有技术相比，本发明的优点在于通过在数据处理器中加载加密电路、内置安全寄存器组、第一解密电路、第二解密电路和地址比较器，设置n位二进制密钥，将该n位二进制密钥记为K[n-1:0]，当数据处理器响应中断服务程序,执行程序调用指令call时，不直接将n位返回地址写入到堆栈中去，而是将n位返回地址和n位二进制密钥输入加密电路中进行加密处理得到n位加密返回地址，将得到的n位加密返回地址同时写入数据处理器的堆栈和内置安全寄存器组中，当数据处理器对中断服务程序的响应结束，执行程序返回指令ret时，采用Pop函数分别从数据处理器的堆栈和内置安全寄存器组中读取n位加密返回地址，然后采用第一解密电路对从数据处理器的堆栈中读取的n位加密返回地址进行解密处理得到第一个n位解密返回地址，采用第二解密电路对从内置安全寄存器组中读取的n位加密返回地址进行解密处理得到第二个n位解密返回地址，接着采用地址比较器对第一个n位解密返回地址和第二个n位解密返回地址进行比较，如果两者相同，地址比较器输出结果为1，此时表示数据处理器未受到控制流攻击，数据处理器继续执行程序，如果两者不相同，地址比较器输出结果为0，此时表示数据处理器受到控制流攻击，数据处理器复位，不再执行程序，由此偏离了攻击者想要程序跳转的目的地址，控制流攻击失败，由此本发明可以实现数据处理器的抗控制流攻击，提高数据处理器的安全性。
附图说明
图1为本发明的数据处理器抗控制流攻击方法的硬件结构图；
图2为本发明的数据处理器抗控制流攻击方法的加密电路的结构图；
图3为本发明的数据处理器抗控制流攻击方法的第一解密电路的结构图；
图4为本发明的数据处理器抗控制流攻击方法的第二解密电路的结构图。
图5为本发明的数据处理器抗控制流攻击方法的二输入异或门的电路图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1所示，一种数据处理器抗控制流攻击方法，包括以下步骤：
①在数据处理器中加载加密电路、内置安全寄存器组、第一解密电路、第二解密电路和地址比较器，设置n位二进制密钥，将该n位二进制密钥记为K[n-1:0]；
②当数据处理器响应中断服务程序,执行程序调用指令call时，处理器首先将n位返回地址RA[n-1:0]和n位二进制密钥K[n-1:0]输入加密电路中进行异或处理，n位返回地址RA[n-1:0]和n位二进制密钥K[n-1:0]按位进行异或操作，得到n位加密返回地址，将该n位加密返回地址记为Encry_RA[n-1:0]；
③采用Push函数操作将n位加密返回地址Encry_RA[n-1:0]同时写入数据处理器的堆栈和内置安全寄存器组中；
④当数据处理器对中断服务程序的响应结束，执行程序返回指令ret时，采用Pop函数分别从数据处理器的堆栈和内置安全寄存器组中读取n位加密返回地址，将此时从数据处理器的堆栈中读取的n位加密返回地址记为Encry_RA1[n-1:0]，将此时从内置安全寄存器组中读取的n位加密返回地址记为Encry_RA2[n-1:0]；；
⑤将n位加密返回地址Encry_RA1[n-1:0]和n位二进制密钥K[n-1:0]输入第一解密电路中进行异或处理，n位加密返回地址Encry_RA1[n-1:0]与n位二进制密钥K[n-1:0]按位进行异或操作，得到第一个n位解密返回地址，将该第一个n位解密返回地址记为RA1[n-1:0]，将n位加密返回地址Encry_RA2[n-1:0]和n位二进制密钥K[n-1:0]输入第二解密电路中进行异或处理，n位加密返回地址Encry_RA2[n-1:0]与n位二进制密钥K[n-1:0]按位进行异或操作，得到第二个n位解密返回地址，将该第二个n位解密返回地址记为RA2[n-1:0]；
⑥将第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]送入地址比较器中进行比较，如果第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]相同，地址比较器输出结果为1，此时数据处理器则继续执行程序，如果第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]不同，地址比较器的输出结果为0，此时数据处理器立即将复位信号RESET置为有效电平，数据处理器复位，不再执行程序。
如图2所示，本实施例中，加密电路包括n个二输入异或门，每个二输入异或门分别具有两个输入端和异或逻辑值输出端，加密电路中第j个二输入异或门的两个输入端分别接入n位返回地址RA[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，加密电路中第j个二输入异或门的异或逻辑值输出端输出的异或逻辑值为n位加密返回地址Encry_RA[n-1:0]的第j位数据，j＝1，2，…，n。
如图3所示，本实施例中，第一解密电路包括n个二输入异或门(二输入异或门简称为XOR)，每个二输入异或门分别具有两个输入端和异或逻辑值输出端，第一解密电路中第j个二输入异或门的两个输入端分别接入Encry_RA1[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，第一解密电路中第j个二输入异或门的的异或逻辑值输出端输出的异或逻辑值为第一个n位解密返回地址RA1[n-1:0]的第j位数据，j＝1，2，…，n。
如图4所示，本实施例中，第二解密电路包括n个二输入异或门，每个二输入异或门分别具有两个输入端和异或逻辑值输出端，第二解密电路中第j个二输入异或门的两个输入端分别接入Encry_RA2[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，第二解密电路中第j个二输入异或门的的异或逻辑值输出端输出的异或逻辑值为第二个n位解密返回地址RA2[n-1:0]的第j位数据，j＝1，2，…，n。
如图5所示，本实施例中，每个二输入异或门分别别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源，第一PMOS管P1的栅极、第一NMOS管N1的栅极、第三PMOS管P3的栅极和第三NMOS管N3的栅极连接且其连接端为二输入异或门的第一个输入端，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第五PMOS管P5的栅极和第四NMOS管N4的栅极连接，第二PMOS管P2的漏极、第二NMOS管N2的漏极、第六PMOS管P6的栅极和第六NMOS管N6的栅极连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第四PMOS管P4的栅极和第五NMOS管N5的栅极连接且其连接端为二输入异或门的第二个输入端，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的源极和第六PMOS管P6的源极连接，第五PMOS管P5的漏极、第六PMOS管P6的漏极、第三NMOS管N3的漏极和第四NMOS管N4的漏极连接且其连接端为二输入异或门的异或逻辑输出端，第一NMOS管N1的源极、第二NMOS管N2的源极、第五NMOS管N5的源极和第六NMOS管N6的源极均接地，第三NMOS管N3的源极和第五NMOS管N5的漏极连接，第四NMOS管N4的源极和第六NMOS管N6的漏极连接。

Claims (5)

1.一种数据处理器抗控制流攻击方法，其特征在于于包括以下步骤：
①在所述的数据处理器中加载加密电路、内置安全寄存器组、第一解密电路、第二解密电路和地址比较器，设置n位二进制密钥，将该n位二进制密钥记为K[n-1:0]；
②当所述的数据处理器响应中断服务程序,执行程序调用指令call时，所述的处理器首先将n位返回地址RA[n-1:0]和n位二进制密钥K[n-1:0]输入所述的加密电路中进行异或处理，n位返回地址RA[n-1:0]和n位二进制密钥K[n-1:0]按位进行异或操作，得到n位加密返回地址，将该n位加密返回地址记为Encry_RA[n-1:0]；
③采用Push函数操作将n位加密返回地址Encry_RA[n-1:0]同时写入所述的数据处理器的堆栈和所述的内置安全寄存器组中；
④当所述的数据处理器对中断服务程序的响应结束，执行程序返回指令ret时，采用Pop函数分别从所述的数据处理器的堆栈和所述的内置安全寄存器组中读取n位加密返回地址，将此时从所述的数据处理器的堆栈中读取的n位加密返回地址记为Encry_RA1[n-1:0]，将此时从所述的内置安全寄存器组中读取的n位加密返回地址记为Encry_RA2[n-1:0]；；
⑤将n位加密返回地址Encry_RA1[n-1:0]和n位二进制密钥K[n-1:0]输入所述的第一解密电路中进行异或处理，n位加密返回地址Encry_RA1[n-1:0]与n位二进制密钥K[n-1:0]按位进行异或操作，得到第一个n位解密返回地址，将该第一个n位解密返回地址记为RA1[n-1:0]，将n位加密返回地址Encry_RA2[n-1:0]和n位二进制密钥K[n-1:0]输入所述的第二解密电路中进行异或处理，n位加密返回地址Encry_RA2[n-1:0]与n位二进制密钥K[n-1:0]按位进行异或操作，得到第二个n位解密返回地址，将该第二个n位解密返回地址记为RA2[n-1:0]；
⑥将第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]送入所述的地址比较器中进行比较，如果第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]相同，所述的地址比较器输出结果为1，此时所述的数据处理器则继续执行程序，如果第一个n位解密返回地址RA1[n-1:0]和第二个n位解密返回地址RA2[n-1:0]不同，所述的地址比较器的输出结果为0，此时所述的数据处理器立即将复位信号RESET置为有效电平，所述的数据处理器复位，不再执行程序。
2.根据权利要求1所述的一种数据处理器抗控制流攻击的方法，其特征在于所述的加密电路包括n个二输入异或门，每个所述的二输入异或门分别具有两个输入端和异或逻辑值输出端，所述的加密电路中第j个所述的二输入异或门的两个输入端分别接入n位返回地址RA[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，所述的加密电路中第j个所述的二输入异或门的异或逻辑值输出端输出的异或逻辑值为n位加密返回地址Encry_RA[n-1:0]的第j位数据，j＝1，2，…，n。
3.根据权利要求1所述的一种数据处理器抗控制流攻击的方法，其特征在于所述的第一解密电路包括n个二输入异或门，每个所述的二输入异或门分别具有两个输入端和异或逻辑值输出端，所述的第一解密电路中第j个所述的二输入异或门的两个输入端分别接入Encry_RA1[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，所述的第一解密电路中第j个所述的二输入异或门的的异或逻辑值输出端输出的异或逻辑值为第一个n位解密返回地址RA1[n-1:0]的第j位数据，j＝1，2，…，n。
4.根据权利要求1所述的一种数据处理器抗控制流攻击的方法，其特征在于所述的第二解密电路包括n个二输入异或门，每个所述的二输入异或门分别具有两个输入端和异或逻辑值输出端，所述的第二解密电路中第j个所述的二输入异或门的两个输入端分别接入Encry_RA2[n-1:0]的第j位数据和n位二进制密钥K[n-1:0]的第j位数据，所述的第二解密电路中第j个所述的二输入异或门的的异或逻辑值输出端输出的异或逻辑值为第二个n位解密返回地址RA2[n-1:0]的第j位数据，j＝1，2，…，n。
5.根据权利要求2～4中任一项所述的一种数据处理器抗控制流攻击的方法，其特征在于每个所述的二输入异或门分别别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的二输入异或门的第一个输入端，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第五PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的二输入异或门的第二个输入端，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的源极和所述的第六PMOS管的源极连接，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的二输入异或门的异或逻辑输出端，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第三NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接。
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