CN110531659A - 一种基于fpga的ddc控制器及数据处理方法 - Google Patents
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Abstract
本发明实施例公开了一种基于FPGA的DDC控制器及数据处理方法，用于提高系统的稳定性，降低功耗，减轻处理器的负担。本发明实施例方法包括：FPGA构建的片上系统、随机存储器SRAM、脚本存储器、多路RS485电平转换、实时钟、DI/DO电路及AI/AO电路、TCP/IP网络接口及FPGA配置电路；FPGA构建的片上系统包括NIOS处理器、多路硬件PID、看门狗电路WD、I2C通讯接口、SPI通讯接口及多路RS485串行通讯接口；随机存储器SRAM提供代码及数据存储空间；脚本存储器存储脚本；DI/DO电路进行信号转换及隔离；FPGA配置电路在上电时进行SOPC系统重构并完成控制代码的转移与引导；NIOS处理器进行脚本的翻译与执行、数据通讯，通过SPI通讯接口与A/D及D/A转换电路通讯，通过SPI通讯接口与TCP/IP网络接口进行通讯。
Description
技术领域
本发明涉及DDC控制器领域，尤其涉及一种基于FPGA的DDC控制器及数据处理方法。
背景技术
直接数字控制(Direct Digital Control，DDC)是满足楼宇设备自控系统(Building Automation System-RTU)需求的专用控制器，主要用来控制楼宇内的空调、阀门和水泵等。现有DDC有如下特点：内部固化了基本应用功能程序，使用简单，维护方便，但只能完成功能较为简单控制对象的控制，程序模式相对固定，灵活性差；现有DDC系统的上位机软件多为专用软件，不同产品兼容性差；现有DDC系统软件价格昂贵；现有DDC硬件系统存在扩展模块端口数量少或电路复杂。
发明内容
本发明实施例提供了一种基于FPGA的DDC控制器，用于提高系统的稳定性，降低功耗，减轻处理器的负担。
有鉴于此，本发明第一方面提供了一种基于FPGA的DDC控制器，可以包括：
FPGA构建的片上系统、随机存储器SRAM、脚本存储器、多路RS485电平转换、实时钟、DI/DO及AI/AO电路、TCP/IP网络接口及FPGA配置电路；
其中，所述FPGA构建的片上系统包括NIOS处理器、多路硬件PID、看门狗电路WD、I2C通讯接口、SPI通讯接口及多路RS485串行通讯接口；
所述随机存储器SRAM，用于为所述NIOS处理器提供代码及数据存储空间；
所述脚本存储器，用于存储脚本；
所述DI/DO电路，用于进行信号转换及隔离，使外部电路能与所述NIOS处理器进行通讯并隔离；
所述FPGA配置电路，用于在上电时进行SOPC系统重构并完成控制代码的转移与引导；
所述NIOS处理器，为系统控制核心，控制各部件协调工作包括但不限于：用于调用所述脚本存储器中存储的脚本，进行所述脚本的翻译与执行、数据通讯，还用于DI/DO功能，及通过所述SPI通讯接口与A/D及D/A转换电路通讯实现AI/AO功能，通过所述SPI通讯接口与所述TCP/IP网络接口进行通讯；
TCP/IP网络接口，用于对DDC控制器进行远程监控并下发脚本；
所述多路硬件PID，用于根据设定参数和输入值进行PID运算；
所述看门狗电路WD，用于接收所述NIOS处理器的喂狗信号并在软件跑飞时自动复位处理器；
所述实时钟，用于通过所述I2C通讯接口进行通讯，为系统提供实时钟信号；
所述多路RS485串行通讯接口，用于所述NIOS处理器与外部扩展模块进行通讯；负责数据收发，并提供收发电路切换信号；所述多路RS485实现电平转换，将所述FPGA构建的片上系统的TTL信号转换为RS485总线信号。
可选的，在本发明的一些实施例中，
所述脚本存储器为铁电存储器。
可选的，在本发明的一些实施例中，
所述看门狗电路WD，还用于对所述NIOS处理器进行复位操作。
可选的，在本发明的一些实施例中，
所述DDC控制器支持标准MODBUS RTU协议和控制器专用扩展协议。
可选的，在本发明的一些实施例中，
所述多路硬件PID，具有硬件加法器和乘法器。
可选的，在本发明的一些实施例中，
所述多路硬件PID、所述看门狗电路WD、所述I2C通讯接口、所述SPI通讯接口及所述多路RS485串行通讯接口以IP核的形式调用。
可选的，在本发明的一些实施例中，
所述FPGA构建的片上系统为：通电时所述FPGA配置电路对FPGA进行配置生成的片上系统。
可选的，在本发明的一些实施例中，
所述多路RS485通讯接口包括二路、三路、四路、五路或者六路RS485通讯接口。
可选的，在本发明的一些实施例中，
所述多路硬件PID，具体用于通过PID刷新功能依据配置好的过程值地址获取所述过程值地址的数据，送入所述多路硬件PID进行数据刷新，并将运算结果按要求处理后输出到设定的AO地址上，进行自动PID调节。
可选的，在本发明的一些实施例中，
所述随机存储器SRAM，具体用于存储AI、AI电路中的数据。
本发明第二方面提供一种数据处理方法，所述方法应用于本发明第一方面及第一方面任一可选实现方式中所述的基于FPGA的DDC控制器；所述方法包括：
获取自定义脚本；
将所述自定义脚本保存至所述脚本存储器中；
执行所述自定义脚本，实现所述自定义脚本对应的功能。
可选的，在本发明的一些实施例中，所述自定义脚本包括复位脚本和目标功能脚本；
所述执行所述自定义脚本，实现所述自定义脚本对应的功能，包括：
执行所述复位脚本；
当复位完成时，对所述复位脚本添加复位完成标识；
根据所述复位完成标识，执行所述目标功能脚本。
可选的，在本发明的一些实施例中，所述获取自定义脚本，包括：
通过TCP/IP网络接口获取自定义脚本。
本发明第二方面提供一种可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如本发明第一方面及第一方面任一可选方式中所述的基于FPGA的DDC控制器所执行的步骤。
从以上技术方案可以看出，本发明实施例具有以下优点：
在本发明实施例中，基于FPGA的DDC控制器可以包括：FPGA构建的片上系统、随机存储器SRAM、脚本存储器、多路RS485电平转换、实时钟、DI/DO电路及AI/AO电路、TCP/IP网络接口及FPGA配置电路；其中，所述FPGA构建的片上系统包括NIOS处理器、多路硬件PID、看门狗电路WD、I2C通讯接口、SPI通讯接口及多路RS485串行通讯接口；
所述随机存储器SRAM，用于为所述NIOS处理器提供代码及数据存储空间；
所述脚本存储器，用于存储脚本；
所述DI/DO电路，用于进行信号转换及隔离，使外部电路能与所述NIOS处理器进行通讯并隔离；
所述FPGA配置电路，用于在上电时进行SOPC系统重构并完成控制代码的转移与引导；
所述NIOS处理器，为系统控制核心，控制各部件协调工作包括但不限于：用于调用所述脚本存储器中存储的脚本，进行所述脚本的翻译与执行、数据通讯，还用于DI/DO功能，及通过所述SPI通讯接口与A/D及D/A转换电路通讯实现AI/AO功能，通过所述SPI通讯接口与所述TCP/IP网络接口进行通讯；
TCP/IP网络接口，用于对DDC控制器进行远程监控并下发脚本；
所述多路硬件PID，用于根据设定参数和输入值进行PID运算；
所述看门狗电路WD，用于接收所述NIOS处理器的喂狗信号并在软件跑飞时自动复位处理器；
所述实时钟，用于通过所述I2C通讯接口进行通讯，为系统提供实时钟信号；
所述多路RS485串行通讯接口，用于所述NIOS处理器与外部扩展模块进行通讯；负责数据收发，并提供收发电路切换信号；所述多路RS485实现电平转换，将所述FPGA构建的片上系统的TTL信号转换为RS485总线信号。
采用FPGA构建的片上系统，大部分模块可以集成到一个芯片上，外部电路简洁系统稳定可靠功耗低；而且嵌入多路硬件PID模块，可以减轻处理器的负担，运算速度快精度高；FPGA构建的片上系统配置多路RS485通讯模块并直接输出RS485控制信号，这是一般CPU无法实现的；执行脚本用通用脚本语言LUA来编写，脚本语法通俗易懂，脚本嵌入多种自定义指令，与硬件交互方便快捷，支持多个脚本块，方便脚本编写与维护。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例和现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，还可以根据这些附图获得其它的附图。
图1为本发明实施例中提供的一种基于FPGA的DDC控制器的一个系统结构图；
图2为本发明实施例中基于FPGA的DDC控制器进行运行的一个流程流程图；
图3为本发明实施例中数据处理方法的一个实施例示意图；
图4为本发明实施例中基于FPGA的DDC控制器进行脚本处理的流程图。
具体实施方式
本发明实施例提供了一种基于FPGA的DDC控制器，用于提高系统的稳定性，降低功耗，减轻处理器的负担。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，都应当属于本发明保护的范围。
本发明提出一种基于现场可编程逻辑门阵列(Field－Programmable GateArray，FPGA)的DDC控制器方案，以可编程片上系统(System-on-a-Programmable-Chip，SOPC)的方式实现低成本高性能DDC控制，能自定义脚本实现高度灵活的专用控制功能，采用通用脚本语言编写控制算法，语法易于接受，控制器内部嵌入硬件PID(比例(proportion)、积分(integral)、微分(differential))算法模块。
如图1所示，为本发明实施例中提供的一种基于FPGA的DDC控制器的一个系统结构图。该DDC控制器可以包括：FPGA构建的片上系统101、随机存储器(Static Random-AccessMemory，SRAM)102、脚本存储器103、多路RS485电平转换104、实时钟105、DI/DO电路106及AI/AO电路107、TCP/IP网络接口108及FPGA配置电路109。
需要说明的是，DI表示：开关量输入反映开关量的状态是分还是合；
DO表示：开关量输出可以是继电器或大功率管等；
AI表示：直流模拟量输入一般为0-5V或4-20MA标准信号输入；
AO表示：直流模拟量输出一般为0-10V或4-20MA等信号输出，作为信号调节。
其中，FPGA构建的片上系统101包括NIOS处理器1011、多路硬件PID1012、看门狗(Watch Dog，WD)电路1013、I2C(Inter－Integrated Circuit)通讯接口1014、SPI通讯接口1015(Serial Peripheral Interface，SPI，也称为串行外设接口)及多路RS485串行通讯接口1016。
随机存储器102，也可以称为外部SRAM为静态存储器，用于为NIOS处理器1011提供代码及数据存储空间；
脚本存储器103，可以为铁电存储器，用于存储脚本，该脚本可以为用户自定义脚本；即NIOS处理器1011将脚本存储在脚本存储器103中并调用，系统的其它配置信息也保存在该铁电存储器中；
DI/DO电路106，用于进行信号转换及隔离，使外部电路能与NIOS处理器1011通讯并隔离，提高系统抗干扰能力及稳定性；
FPGA配置电路109，用于在上电时进行SOPC系统重构并完成控制代码的转移与引导；
NIOS处理器1011，是系统的控制核心，其功能是控制其它模块协调有序工作，同时还负责脚本的翻译与执行、数据通讯等工作，用于调用所述脚本存储器103中存储的脚本；还用于DI/DO功能，及通过所述SPI通讯接口1015与A/D电路及D/A转换电路通讯实现AI/AO功能，通过所述SPI通讯接口1015与所述TCP/IP网络接口108进行通讯；
TCP/IP网络接口108，用于对DDC控制器进行远程监控并下发脚本；
多路硬件PID1012，也称为硬件PID模块，用于根据设定参数和输入值进行PID运算；
看门狗电路WD1013，也称为看门狗WD模块，用于接收NIOS处理器1011发送的喂狗信号并在软件跑飞时自动复位处理器；
实时钟105，也称实时钟电路，用于通过I2C通讯接口1014进行通讯，为系统提供实时钟信号；
多路RS485串行通讯接口104，用于实现NIOS处理器1011与外部扩展模块进行通讯，FPGA内的多路RS485串行通讯接口1016负责数据收发，并提供收发电路切换信号；外部多路RS485实现电平转换，将FPGA构建的片上系统101的TTL信号转换为RS485总线信号。
在本发明实施例中，采用FPGA构建的片上系统101，大部分模块可以集成到一个芯片上，外部电路简洁系统稳定可靠功耗低；而且嵌入多路硬件PID模块，可以减轻处理器的负担，运算速度快精度高；FPGA构建的片上系统101配置多路RS485通讯模块并直接输出RS485控制信号，这是一般CPU无法实现的；执行脚本用通用脚本语言LUA来编写，脚本语法通俗易懂，脚本嵌入多种自定义指令，与硬件交互方便快捷，支持多个脚本块，方便脚本编写与维护。
可选的，在本发明的一些实施例中，脚本存储器103为铁电存储器。
可选的，在本发明的一些实施例中，看门狗电路WD1013，还用于对所述NIOS处理器进行复位操作。
可选的，在本发明的一些实施例中，DDC控制器支持标准MODBUS RTU协议和控制器专用扩展协议。
可选的，在本发明的一些实施例中，
多路硬件PID1012具有硬件加法器和乘法器，能自动根据设定参数和输入值进行PID运算，NIOS处理器1011直接对硬件PID模块进行控制，实现参数设置、数据输入及计算结果读取。
可选的，在本发明的一些实施例中，
FPGA内的多路硬件PID1012、看门狗电路WD1013、I2C通讯接口1014、SPI通讯接口1015及多路RS485串行通讯接口1016都是以IP核的形式调用。
可选的，在本发明的一些实施例中，
所述FPGA构建的片上系统101为：通电时所述FPGA配置电路对FPGA进行配置生成的片上系统。
可选的，在本发明的一些实施例中，
多路RS485串行通讯接口1016包括二路、三路、四路、五路或者六路RS485通讯接口。
可选的，在本发明的一些实施例中，
多路硬件PID1012，具体用于通过PID刷新功能依据配置好的过程值地址获取所述过程值地址的数据，送入所述多路硬件PID进行数据刷新，并将运算结果按要求处理后输出到设定的AO地址上，进行自动PID调节。
可选的，在本发明的一些实施例中，
随机存储器SRAM102，具体用于存储AI、AI电路中的数据。
如图2所示，为本发明实施例中基于FPGA的DDC控制器进行运行的一个流程图。通电时，FPGA配置电路自动对FPGA进行配置，生成片上系统，并将FPGA配置电路内部的执行程序拷贝到SRAM中交由NIOS处理器运行，结合图2，程序执行过程如下所示：
201、初始化：清除所有DO、AO电路；初始化硬件PID模块；初始化看门狗WD模块，例如设置为2秒未喂狗即自动复位；初始化I2C通讯接口并通过I2C通讯接口对实时钟进行初始化；初始化多路RS485模块，清除缓存区数据及各种标志位；初始化SPI通讯接口并通过它配置外部AI、AO电路、初始化网络并配置IP地址等信息。
202、DI/AI读取。即读取AI、DI电路中的数值，将读取的数值存储到SRAM中的指定位置。
203、AO/DO设置。从SRAM中的指定位置读取数据，将其映射到外部AO、DO输出电路，实现AO、DO电路的输出。
204、判断是否接收到RS485数据。若有，执行步骤205，如无，执行步骤206。
205、RS485数据处理。若接收到RS485数据，则可以通过检测多路RS485模块中各通道特定标志位判断是否有待处理数据，如果有待处理数据，则对待处理数据进行处理。
206、判断是否有RS485数据需要发送。具体可以根据系统配置情况及RS485模块数据接收状态判断是否有数据需要发送。如有，执行步骤207，若无，执行步骤208。
207、若有，则发送需要发送的数据。
208、网络数据交互。即通过TCP/IP网络接口以及基于FPDA构建的片上系统中包括的SPI通讯端口，从网络读取数据或向网络发布数据，实现网络数据交互。
209、脚本处理。即循环读取脚本并执行，支持多个脚本块，第一个脚本块专门用于复位控制，系统上电后只执行第一个脚本块，方便DDC控制对象的复位检查与控制，满足条件后转入其它脚本块运行。用户可以按功能编写多个脚本块，方便管理。
其中，需要说明的是，如图3所示，为本发明实施例中数据处理方法的一个实施例示意图。可以包括：
301、获取自定义脚本。
可以理解的是，所述自定义脚本包括复位脚本和目标功能脚本；该自定义脚本可以根据用户的实际需求而进行编写的，从而，可以实现多种功能。可以采用通用脚本语言编写控制算法，语法易于接受。
可选的，所述获取自定义脚本，可以包括：通过TCP/IP网络接口获取自定义脚本。自定义脚本也可以称为自定义脚本块。
302、将所述自定义脚本保存至所述脚本存储器中。
基于FPGA的DDC控制器可以将自定义脚本保存在脚本存储器中。
303、执行所述自定义脚本，实现所述自定义脚本对应的功能。
基于FPGA的DDC控制器执行所述自定义脚本，实现所述自定义脚本对应的功能，可以包括：基于FPGA的DDC控制器执行所述复位脚本；当复位完成时，基于FPGA的DDC控制器对所述复位脚本添加复位完成标识；基于FPGA的DDC控制器根据所述复位完成标识，执行所述目标功能脚本。可以理解的是，目标功能脚本的数量不做限定。
如图4所示，为本发明实施例中基于FPGA的DDC控制器进行脚本处理的流程图。可以理解的是，系统上电或复位时复位完成标志位(也可以称为复位完成标识)被清除，程序首次执行到脚本处理部分时，由于复位完成标志位无效，开始执行脚本块1即复位脚本块，用户可以在该复位脚本块写入如下功能：复位各个控制对象，检查是否复位完成，待所有对象复位完成时置位复位完成标志位。程序会重复执行复位脚本块直到复位完成标志位有效，此时DDC控制对象复位完成，系统在重新上电或复位前不再执行复位脚本块，而是循环执行其它脚本块，实现其它自动控制功能。
在本发明实施例中，获取自定义脚本；将所述自定义脚本保存至所述脚本存储器中；执行所述自定义脚本，实现所述自定义脚本对应的功能。实现基于FPGA的DDC控制器的自动控制功能，便于管理和操作。通用的脚本语言，语法简单，通用性好，脚本嵌入多种自定义指令，与硬件交互方便。支持多个脚本块，第一个脚本块专门用于复位控制，系统上电后只执行第一个脚本块，方便DDC控制对象的复位检查与控制，满足条件后转入其它脚本块运行。
210、PID刷新。即对PID模块进行刷新操作，包括设定过程值并读取输出值，将输出值存储到SRAM中指定位置。PID模块会自动根据过程值、目标值及PID参数来调整输出值。
在本发明实施例中，基于FPGA构建的片上系统SOPC，外部电路简单系统可靠性高，接口灵活，示例性的，本系统可以提供多达6路RS485通讯接口，外部电路只需电平转换芯片。基于FPGA的DDC控制器可以扩展多达80个扩展模块，还可以支持标准MODBUS RTU协议和控制器专用扩展协议。
多路硬件PID模块，控制精准，运算过程不需要CPU干预不占用软件资源。由PID刷新功能依据配置好的过程值地址获取该地址的数据送入PID模块实现数据刷新，并将运算结果按要求处理后输出到设定的AO地址上，实现自动PID调节。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。
所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种基于FPGA的DDC控制器，其特征在于，包括：
FPGA构建的片上系统、随机存储器SRAM、脚本存储器、多路RS485电平转换、实时钟、DI/DO电路及AI/AO电路、TCP/IP网络接口及FPGA配置电路；
其中，所述FPGA构建的片上系统包括NIOS处理器、多路硬件PID、看门狗电路WD、I2C通讯接口、SPI通讯接口及多路RS485串行通讯接口；
所述随机存储器SRAM，用于为所述NIOS处理器提供代码及数据存储空间；
所述脚本存储器，用于存储脚本；
所述DI/DO电路，用于进行信号转换及隔离，使外部电路能与所述NIOS处理器进行通讯并隔离；
所述FPGA配置电路，用于在上电时进行SOPC系统重构并完成控制代码的转移与引导；
所述NIOS处理器，为系统控制核心，控制各部件协调工作包括但不限于：用于调用所述脚本存储器中存储的脚本，进行所述脚本的翻译与执行、数据通讯，还用于DI/DO功能，及通过所述SPI通讯接口与A/D及D/A转换电路通讯实现AI/AO功能，通过所述SPI通讯接口与所述TCP/IP网络接口进行通讯；
TCP/IP网络接口，用于对DDC控制器进行远程监控并下发脚本；
所述多路硬件PID，用于根据设定参数和输入值进行PID运算；
所述看门狗电路WD，用于接收所述NIOS处理器的喂狗信号并在软件跑飞时自动复位处理器；
所述实时钟，用于通过所述I2C通讯接口进行通讯，为系统提供实时钟信号；
所述多路RS485串行通讯接口，用于所述NIOS处理器与外部扩展模块进行通讯；负责数据收发，并提供收发电路切换信号；所述多路RS485实现电平转换，将所述FPGA构建的片上系统的TTL信号转换为RS485总线信号。
2.根据权利要求1所述的DDC控制器，其特征在于，
所述脚本存储器为铁电存储器。
3.根据权利要求1所述的DDC控制器，其特征在于，
所述看门狗电路WD，还用于对所述NIOS处理器进行复位操作。
4.根据权利要求1-3中任一项所述的DDC控制器，其特征在于，
所述DDC控制器支持标准MODBUS RTU协议和控制器专用扩展协议。
5.根据权利要求1-3中任一项所述的DDC控制器，其特征在于，
所述多路硬件PID，具有硬件加法器和乘法器。
6.根据权利要求1-3中任一项所述的DDC控制器，其特征在于，
所述多路硬件PID、所述看门狗电路WD、所述I2C通讯接口、所述SPI通讯接口及所述多路RS485串行通讯接口以IP核的形式调用。
7.根据权利要求1-3中任一项所述的DDC控制器，其特征在于，
所述多路RS485通讯接口包括二路、三路、四路、五路或者六路RS485通讯接口。
8.根据权利要求1-3中任一项所述的DDC控制器，其特征在于，
所述多路硬件PID，具体用于通过PID刷新功能依据配置好的过程值地址获取所述过程值地址的数据，送入所述多路硬件PID，并将运算结果按要求处理后输出到设定的AO地址上，进行自动PID调节。
9.一种数据处理方法，其特征在于，所述方法应用于权利要求1-8中任一项所述的基于FPGA的DDC控制器；所述方法包括：
获取自定义脚本；
将所述自定义脚本保存至所述脚本存储器中；
执行所述自定义脚本，实现所述自定义脚本对应的功能。
10.根据权利要求9所述的方法，其特征在于，所述自定义脚本包括复位脚本和目标功能脚本；
所述执行所述自定义脚本，实现所述自定义脚本对应的功能，包括：
执行所述复位脚本；
当复位完成时，对所述复位脚本添加复位完成标识；
根据所述复位完成标识，执行所述目标功能脚本。
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| CN201910758989.5A Pending CN110531659A (zh) | 2019-08-16 | 2019-08-16 | 一种基于fpga的ddc控制器及数据处理方法 |
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-
2019
- 2019-08-16 CN CN201910758989.5A patent/CN110531659A/zh active Pending
Patent Citations (10)
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Non-Patent Citations (2)
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