CN110417487B - 一种通道校准装置及方法、计算机装置及可读存储介质 - Google Patents

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Abstract

本发明提供了一种通道校准装置及方法、计算机装置及可读存储介质，所述装置包括：FPGA器件和与FPGA器件连接的DSP器件，FPGA器件包括采数模块和校准滤波器，采数模块采集并发送待校准通道的校准序列，以及参考通道的校准序列；DSP器件用于接收采数模块发送的待校准通道的校准序列，以及参考通道的校准序列；利用待校准通道的校准序列与参考通道的校准序列间的频域响应，计算待校准通道的校准滤波器系数；利用待校准通道的校准序列的自相关性，获得待校准通道的第一时延值，利用参考通道的校准序列的自相关性，获得参考通道的第二时延值；获得待校准通道与参考通道间的时延差；将时延差与校准滤波器系数发送至校准滤波器。

Description

一种通道校准装置及方法、计算机装置及可读存储介质
技术领域
本发明涉及无线通信技术领域，尤其涉及一种通道校准装置及方法、计算机装置及可读存储介质。
背景技术
智能多天线技术由于其具有提高小区覆盖范围，抑制信号干扰等优点，已经在时分同步码分多址(Time Division Synchronized Code Division Multiple Acess,TD-SCDMA)、时分长期演进(TD-SCDMA Long Term Evolution，TD-LTE)等移动通信系统中广泛使用。
然而智能多天线技术在实际应用中，射频发送与接收电路的器件及其构成的有源电路不可避免地存在着幅度和相位的差异，使得发射通道和接收通道间产生幅度和相位不一致，且由于时间、温度、环境的改变及器件的老化也会引起各通道幅度和相位特性不一致。
由于通道间的差异(包括相位或幅度不一致)导致现有智能多天线使用性能低。
发明内容
本发明实施例提供了一种通道校准装置及方法、计算机装置及可读存储介质，用于解决现有智能多天线使用性能低的技术问题。
第一方面，本发明实施例提供了一种通道校准装置，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，包括：现场可编程门阵列FPGA器件和与所述FPGA器件连接的数字信号处理DSP器件，其中：
所述FPGA器件包括采数模块和校准滤波器，所述采数模块用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
所述DSP器件，用于接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至所述校准滤波器，所述时延差与所述校准滤波器系数用于表征所述校准滤波器；
其中，所述校准滤波器用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准。
在本发明实施例中，通过FPGA器件以及DSP器件协同作用，确定出表征校准滤波器的时延差和校准滤波器系数，通过校准滤波器对待校准通道进行补偿，从而提高了智能多天线的使用性能。
可选地，所述校准滤波器具体为阶数可变的滤波器，在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，与所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
可选地，所述DSP器件具体用于：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
可选地，所述DSP器件具体用于：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
可选地，所述DSP器件具体用于按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和；
所述校准滤波器根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延差，所述长包校验和包括除包头、包尾之外的所有数据之和。
可选地，所述校准滤波器具体为有限长单位冲激响应FIR滤波器。
可选地，所述采数模块用于：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
可选地，所述FPGA器件与所述DSP器件通过外部存储器接口EMIF相连接。
第二方面，本发明实施例提供了一种基于FPGA以及DSP的通道校准的方法，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，包括：
通过FPGA器件的采数模块采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
通过DSP器件接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；
利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；
利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；
基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；
将所述校准滤波器系数与所述时延差发送至所述FPGA器件中的校准滤波器，经由所述校准滤波器对所述待校准通道进行校准，所述时延差与所述校准滤波器系数用于表征所述校准滤波器。
可选地，所述方法还包括：
在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；
在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，与所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
可选地，所述利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数，包括：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
可选地，所述利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值，包括：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
可选地，所述将所述校准滤波器系数与所述时延差发送至所述FPGA器件中的校准滤波器，具体包括：
按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和。
可选地，在所述按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器之后，所述方法还包括：
根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延值，所述长包校验和包括除包头、包尾之外的所有数据之和。
可选地，所述方法还包括：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
第三方面，本发明实施例还提供了一种计算机装置，包括：处理器、存储器和收发机；其中，所述存储器存储有计算机程序，所述处理器，用于读取所述存储器中的程序，执行上述基于FPGA以及DSP的通道校准方法所述的步骤。
第四方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述基于FPGA以及DSP的通道校准方法所述的步骤。
附图说明
图1为本发明实施例所适用的八通道RRU环路的一种示例结构图；
图2为本发明实施例提供的一种通道校准装置的结构示意图；
图3为本发明实施例提供的一种通道校准装置中校准发数位置示意图；
图4为本发明实施例提供的一种通道校准装置中上行校准示意图；
图5为本发明实施例提供的一种通道校准装置中下行校准示意图；
图6为本发明实施例提供的一种通道校准装置中8阶滤波器示意图；
图7为本发明实施例提供的一种通道校准装置中采用的一种数据包格式示意图；
图8为本发明实施例提供的一种通道校准装置中FIR滤波器的横截性结构示意图；
图9为本发明实施例提供的一种基于FPGA以及DSP的通道校准的方法示意图；
图10为本发明实施例提供的一种计算机装置的结构示意图。
具体实施方式
本发明的说明书和权利要求书及上述附图中的“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
为了更好的理解上述技术方案，下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解本发明实施例以及实施例中的具体特征是对本发明技术方案的详细的说明，而不是对本发明技术方案的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互结合。
图1所示为本发明实施例所适用的八通道射频拉远单元RRU(Radio Remote Unit)环路的一种示例结构图。其中，RX/TX表示RRU的射频收发端，共有RX1/TX1、RX2/TX2、RX3/TX3、RX4/TX4、RX5/TX5、RX6/TX6、RX7/TX7、RX8/TX8八个射频收发端，RX对应射频接收端，TX对应射频发射端，该八通道的RRU环路中有八个收发通道，每个收发通道上至少设置一诸如低噪声放大器(Low Noise Amplifier，即LNA)或者功率放大器(Power Amplifier，即PA)的功放模块，其中，低噪声放大器可用于对上行信号进行放大，功率放大器可用于对下行信号进行放大。经每个收发通道将信号经对应通道上的功放模块将其发送至耦合器，耦合器可以对多通道发送过来的信号经同一校准通道发送至对应的射频接收端。
在具体实施过程中，为了消除通道间的差异，在各个通道加入校准滤波器，通过校准滤波器来对通道进行补偿。
请参考图2，为本发明实施例提供的一种通道校准装置，应用于多通道射频拉远单元RRU，包括：
现场可编程门阵列FPGA(Field-Programmable Gate Array)器件10和与FPGA器件10连接的数字信号处理DSP(Digital Signal Processing)器件20；在具体实施过程中，FPGA器件10与DSP器件20通过外部存储器接口EMIF(External Memory Interface)相连接。
FPGA器件10包括采数模块101和校准滤波器102，采数模块101用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
DSP器件20，用于接收采数模块101发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至校准滤波器102，所述时延差与所述校准滤波器系数用于表征校准滤波器102；
其中，校准滤波器102用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准。校准滤波器102根据所述校准滤波器系数和所述时延差调整所述待校准通道与参考通道间的幅度、相位和时延差。
在本发明实施例中，为了确定待校准通道是否需要由校准滤波器进行补偿，需要确定出待校准通道与参考通道间的幅度差与相位差是否满足指标，比如，需要确定两通道间的幅度差是否在预设幅度差范围内，两通道间的相位差是否在预设相位差范围内。在具体实施过程中，若参考通道的频域响应为Href，待校准通道的频域响应为Hi，则待校准通道与参考通道间的幅度差为：20*log10(Href/Hi)，待校准通道与参考通道间的相位差为：arctan((Href/Hi))，在确定出待校准通道与参考通道间的幅度差与相位差之后，便可以确定是否需要对相应的待校准通道进行补偿。
在本发明实施例中，通过采数模块101采集待校准通道的校准序列，以及参考通道的校准序列。然后将其采集的待校准通道的校准序列，以及参考通道的校准序列发送至DSP器件20。该参考通道为从多通道中选取的任意一通道。
其中，校准序列具体为ZC(Zadoff-Chu)序列，以八通道RRU为例，所述校准序列长度为N，每个通道接收的所述校准序列为xi,i∈[1,8]，其中，下标i表示第i个通道。
ZC序列满足CAZAC恒幅度自相关特性，CAZAC序列是形式为
Figure BDA0002148822180000093
复数值信号。长度为奇数的Nzc的ZC序列可以表示为：
Figure BDA0002148822180000091
其中，q∈{1,…,Nzc-1}是ZC序列的根指数，n＝0,1,…,Nzc-1,l∈N，l可以是任何整数。通常在LTE中设置l＝0。
在本发明实施例中，该DSP器件20接收待校准通道的校准序列，以及参考通道的校准序列。然后，利用待校准通道的校准序列与参考通道的校准序列间的频域响应，计算待校准通道的校准滤波器系数。
在具体实施过程中，在校准序列具体为ZC序列时，利用其特性：任何长度的ZC序列具有理想的循环自相关性，零自相关性可以用公式表示为：
Figure BDA0002148822180000092
其中，rkk(·)是时延为σ关于ak离散周期自相关函数，ZC序列的周期自相关性只有在零点出现峰值，对于两个符号长度相同的ZC序列，当σ≠0时，其周期自相关性为零；σ＝0时，其周期自相关会出现高峰值。在本发明实施例中，利用ZC序列的这种特性，使用一段符号长度相同的本地ZC序列，进行时延校准。以八通道RRU为例，校准序列xi,i∈[1,8]分别与本地序列z(n)进行相关，相关的高峰值点所在的位置，即为当前通道的时延值。
在本发明实施例中，利用待校准通道的校准序列的自相关性，获得待校准通道的第一时延值。利用参考通道的校准序列的自相关性，获得参考通道的第二时延值。然后，基于待校准通道的第一时延值和参考通道的第二时延值，便可以确定该待校准通道与该参考通道间的时延差。然后，将该时延差与校准滤波器系数发送至校准滤波器102。这样的话，就确定出由该时延差与校准滤波器系数所表征的校准滤波器102，该校准滤波器102便可以根据该校准滤波器系数与时延差对该待校准通道进行校准。
在本发明实施例中，通过FPGA器件以及DSP器件协同作用，确定出表征校准滤波器的时延差和校准滤波器系数，通过校准滤波器对待校准通道进行补偿，从而提高了智能多天线的使用性能。
在本发明实施例中，为了实现采数模块101对校准序列的发送，具体来讲，采数模块101通过任一通道的射频发送端的GP时隙发送相应通道的校准序列，具体发数位置如图3所示。3GPP(The 3rd Generation Partnership Project)协议规定，LTE采用的是OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用)技术，子载波间隔为Δf＝15kHz,每个子载波为2048阶IFFT(Inverse Fast Fourier Transform，逆傅里叶变换)采样，则LTE采样周期Ts＝1/(2048x15000)＝0.033us，因此，LTE帧结构时间描述的最小单位就是采样周期Ts。在TDD(Time Division Duplexing，时分双工)系统中，LTE无线帧长为10ms,每帧由10个1ms子帧(Subframe#0～Subframe#9)组成，每个子帧包含两个0.5ms的时隙。其中，每帧的第一个子帧固定地用做下行时隙来发送广播信息，第二个子帧固定地用做特殊时隙，特殊时隙是由DwPTS、GP以及UpPTS构成，总长度为1ms，第三个子帧固定地用做上行时隙；协议规定可以配置不同的上、下行时隙配比。此外，特殊时隙DwPTS、GP、UpPTS的长度也是可以配置的。
在具体实施过程中，校准序列在上下行校准过程中的传输过程不同。如图4所示为上行校准示意图，具体来讲，上行校准在射频发射端TX1中的GP时隙发送校准序列，在上行射频接收端RX1～RX8接收校准序列；还可以是在射频发射端TX2发送校准序列，在上行射频接收端RX1～RX8接收校准序列。当然，还可以是除射频发射端TX1和TX2之外的其它的TX3～TX8中的任一个射频发射端发送该校准序列。当然，本领域的技术人员可以根据实际需要来选用上行校准的射频发射端和射频接收端，在此就不再一一举例说明了。
如图5所示为下行校准示意图，具体来讲，下行校准在射频发射端TX1～TX8中的GP时隙同时发送校准序列，在上行射频接收端RX1分别接收校准序列。还可以是由上行射频接收端RX2分别接收。当然，还可以是由除上行射频接收端RX1和RX2外的射频接收端RX3～RX8中的任一个射频接收端接收，在此就不再一一举例说明了。
此外，对于本领域技术人员来说，还可以根据实际需要对除校准序列外的其它信号的传输过程进行控制，比如，经所述待校准通道的LTE信号，和经所述参考通道的另一LTE信号，在经所述耦合器后可以由同一校准通道传输至所述射频接收端。当然，还可以是其它的信号，在此就不一一赘述了。
在本发明实施例中，各个通道间的幅度相位与时延差是随时间变化的，为了提高智能多天线的使用性能，FPGA器件10能够根据DSP器件20下发的校准滤波器系数与时延差，自适应改变校准滤波器的阶数，也就是说，该校准滤波器具体为阶数可变的滤波器。在具体实施过程中，在不同时刻校准滤波器接收相应的时延差和滤波器系数。具体来讲，在第一时间，通过第一时延差和第一滤波器系数表征的阶数为R的校准滤波器对第一待校准通道进行校准；在与第一时间不同的第二时间，通过第二时延差和第二滤波系数表征的阶数为S的校准滤波器对第二待校准通道进行校准，R和S均为正整数。
比如，校准滤波器aa在第一时间对待校准通道A进行通道校准时，DSP器件下发给FPGA器件的校准滤波器系数为
Figure BDA0002148822180000111
时延差为Delay0为1，Delay1为1，Delay2为1，Delay3为1，Delay4为1，Delay5为1，Delay6为1，以z-n代表时延单位为n，时延单位用于表征相应的时延差。此时，由校准滤波器系数和时延差表征的校准滤波器aa的数学表达式为：
Figure BDA0002148822180000121
此时，校准滤波器aa具体为8阶的滤波器，此时，该8阶滤波器示意图如图6所示。
再比如，校准滤波器aa在第二时间对待校准通道A进行通道校准时，DSP器件下发给FPGA器件的校准滤波器系数为
Figure BDA0002148822180000122
时延差为Delay0为1，Delay1为2，Delay2为3，Delay3为4，Delay4为5，Delay5为6，Delay6为7，则此时的校准滤波器数学表达式为：
Figure BDA0002148822180000123
此时，校准滤波器aa为29阶的滤波器。
再比如，校准滤波器aa在第三时间对待校准通道A进行通道校准时，DSP器件下发给FPGA器件的校准滤波器系数为：
Figure BDA0002148822180000124
时延Delay0为16，Delay1为16，Delay2为16，Delay3为16，Delay4为16，Delay5为16，Delay6为16，则此时的校准滤波器数学表达式为：
Figure BDA0002148822180000125
此时，校准滤波器aa为113阶的滤波器。
在本发明实施例中，为了确定出校准滤波器系数，DSP器件20对待校准通道的校准序列进行频域变换获得第一数值，并对参考通道的校准序列进行频域变换获得第二数值；然后，确定第一数值与第二数值间的比值，该比值即为待校准通道与参考通道间的频域响应。然后，对频域响应进行傅里叶反变换得到待校准通道与参考通道间的校准因子；然后，确定该校准因子对应的M个最大冲击响应点，该M个最大冲击响应点具体为校准滤波器系数，M为正整数。
以八通道的RRU为例，具体来讲，对通道i的校准序列进行N点DFT(DiscreteFourier Transform，离散傅里叶变换)，获得：
Figure BDA0002148822180000131
选取任意通道作为参考通道，参考通道的频域变换后的第二数值为Xref，待校准通道的频域变换后的第一数值表示为Xi。
然后，确定第二数值与第一数值间的比值，该比值即为待校准通道i与参考通道间的频域响应H：
Figure BDA0002148822180000132
对待校准通道i与参考通道间的频域响应H，进行傅里叶反变换得到待校准通道i与参考通道间校准因子hti：
Figure BDA0002148822180000133
ht(n)前一半RB采样点中有A个最大冲击响应点分别为[h(0),h(1),…h(A-1)]；
后一半BR采样点中有B个最大冲击响应点分别为
[h(N-B+1)，h(N-B+2),...,h(N)]，A+B＝M；
[h(N-B+1)，h(N-B+2),...,h(N)，h(0),h(1),...,h(A-1)]为校准滤波器系数。
在本发明实施例中，为了实现通道的时延补偿，该DSP器件20用于：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
在具体实施过程中，以八通道RRU为例，选取一段与校准序列xi符号长度相同的序列作为本地序列z(n)。
校准序列xi,i∈[1,8]分别与本地序列z(n)进行共轭相关：
Figure BDA0002148822180000141
求取相关的高峰值点所在的位置信息：
(Ti,value)＝max(Rzx)
基于所述位置信息，获得待校准通道的时延值。Ti即为当前待校准通道i时延值，基于同样的实现过程，确定出所述参考通道的时延值为Tref。然后，便能够确定出待校准通道与参考通道间的时延差。
在具体实施过程中，DSP器件20在计算出校准滤波器系数以及时延差之后，将校准滤波器系数以及时延差下发至FPGA器件10，以此对待校准通道的幅相及时延进行补偿。
在本发明实施例中，为了保证数据传输的可靠性，DSP器件20按照预设数据包格式将包括校准滤波器系数以及时延差的数据包发送至校准滤波器，该预设数据包格式包括短包校验和与长包校验和。所谓校验和用于校验发送方下发的数据和与接收方接收到的数据和是否一致。其中，短包校验和包括校准滤波器系数与时延差，长包校验和包括除包头、包尾之外的所有数据之和。然后，根据短包校验和与长包校验和校验DSP器件20发送的校准滤波器系数与时延差，与经由校准滤波器102接收后的数据是否一致。如图7所示为本发明实施例采用的其中一种数据包格式示意图。该数据包格式包括包头、算法类型、通道号或载波号、保留字节、校准滤波器系数与时延差、短包校验和、长包校验和、包尾。
在本发明实施例中，为了提高通道校准精度，校准滤波器102具体为有限长单位冲激响应FIR滤波器。设FIR滤波器的单位冲激响应h(n)为一个N点序列，0≤n≤N-1，则FIR滤波器的系统函数为：
Figure BDA0002148822180000142
该FIR滤波器系统函数有(N-1)阶极点在z＝0处，有(N-1)个零点位于有限z平面的任何位置。由FIR滤波器的系统函数可知差分方程式为：
Figure BDA0002148822180000151
该公式为线性时不变系统的卷积和公式，也是x(n)的延时链的横向结构，如图8所示为FIR滤波器的横截型或卷积型结构，也称为直接型结构，其中，N为滤波阶数，CN-1为滤波系数，z-1代表时延单位为1。
如图9所示本发明实施例提供了一种基于FPGA以及DSP的通道校准的方法，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，包括：
S101：通过FPGA器件的采数模块采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
S102：通过DSP器件接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；
S103：利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；
S104：利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；
S105：基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；
S106：将所述校准滤波器系数与所述时延差发送至所述FPGA器件中的校准滤波器，经由所述校准滤波器对所述待校准通道进行校准，所述时延差与所述校准滤波器系数用于表征所述校准滤波器。
在具体实施过程中，步骤S101至步骤S106的具体实现过程在上述已经进行了相应的解释说明，在此就不再赘述了。
在本发明实施例中，所述方法还包括：
在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；
在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，与所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
在本发明实施例中，所述利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数，包括：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
在本发明实施例中，所述利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值，包括：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
在本发明实施例中，所述将所述校准滤波器系数与所述时延差发送至所述FPGA器件中的校准滤波器，具体包括：
按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和。
在本发明实施例中，在所述按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器之后，所述方法还包括：
根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延值，所述长包校验和包括除包头、包尾之外的所有数据之和。
在本发明实施例中，所述方法还包括：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
基于相同的技术构思，本申请实施例还提供了一种计算机装置，该计算机装置可实现前述实施例中的方法。
请参考图10，为本发明实施例提供的计算机装置的结构示意图，该计算机装置包括：处理器30、存储器40、收发机50以及总线接口。
处理器30负责管理总线架构和通常的处理，存储器40可以存储处理器30在执行操作时所使用的数据。收发机50用于在处理器30的控制下接收和发送数据。
总线架构可以包括任意数量的互联的总线和桥，具体由处理器30代表的一个或多个处理器和存储器40代表的存储器的各种电路链接在一起。总线架构还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口提供接口。处理器30负责管理总线架构和通常的处理，存储器40可以存储处理器30在执行操作时所使用的数据。
本发明实施例揭示的流程，可以应用于处理器30中，或者由处理器30实现。在实现过程中，信号处理流程的各步骤可以通过处理器30中的硬件的集成逻辑电路或者软件形式的指令完成。处理器30可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本发明实施例所公开的路由更新方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器40，处理器30读取存储器40中的信息，结合其硬件完成信号处理流程的步骤。
具体地，所述处理器30，用于读取存储器40中的程序，执行上述基于FPGA以及DSP的通道校准的方法所述的任一步骤。
基于相同的技术构思，本申请实施例还提供了一种计算机可读存储介质，其上存储有计算机程序。该计算机程序被处理器执行时实现前述基于FPGA以及DSP的通道校准的方法所述的任一步骤。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (15)

1.一种通道校准装置，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，其特征在于，包括：现场可编程门阵列FPGA器件和与所述FPGA器件连接的数字信号处理DSP器件，其中：
所述FPGA器件包括采数模块和校准滤波器，所述采数模块用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
所述DSP器件，用于接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至所述校准滤波器，所述时延差与所述校准滤波器系数用于表征所述校准滤波器；
其中，所述校准滤波器用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准；所述校准滤波器具体为阶数可变的滤波器，在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，与所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
2.如权利要求1所述的装置，其特征在于，所述DSP器件具体用于：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
3.如权利要求1所述的装置，其特征在于，所述DSP器件具体用于：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
4.如权利要求1所述的装置，其特征在于，所述DSP器件具体用于按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和；
所述校准滤波器根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延差，所述长包校验和包括除包头、包尾之外的所有数据之和。
5.如权利要求1所述的装置，其特征在于，所述校准滤波器具体为有限长单位冲激响应FIR滤波器。
6.如权利要求1所述的装置，其特征在于，所述采数模块用于：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
7.如权利要求1所述的装置，其特征在于，所述FPGA器件与所述DSP器件通过外部存储器接口EMIF相连接。
8.一种基于FPGA以及DSP的通道校准的方法，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，其特征在于，包括：
通过FPGA器件的采数模块采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
通过DSP器件接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；
利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；
利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；
基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；
将所述校准滤波器系数与所述时延差发送至所述FPGA器件中的校准滤波器，经由所述校准滤波器对所述待校准通道进行校准，所述时延差与所述校准滤波器系数用于表征所述校准滤波器；
其中，所述校准滤波器具体为阶数可变的滤波器，所述方法还包括：
在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；
在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
9.如权利要求8所述的方法，其特征在于，所述利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数，包括：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
10.如权利要求8所述的方法，其特征在于，所述利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值，包括：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
11.如权利要求8所述的方法，其特征在于，所述将所述校准滤波器系数与所述时延差发送至所述FPGA器件中的校准滤波器，具体包括：
按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和。
12.如权利要求11所述的方法，其特征在于，在所述按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器之后，所述方法还包括：
根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延值，所述长包校验和包括除包头、包尾之外的所有数据之和。
13.如权利要求8所述的方法，其特征在于，所述方法还包括：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
14.一种计算机装置，其特征在于，包括：处理器、存储器和收发机；其中，所述存储器存储有计算机程序，所述处理器，用于读取所述存储器中的程序，执行权利要求8至13中任一项所述的方法。
15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求8至13任一项所述的方法。
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Applicant before: COMBA TELECOM SYSTEMS (CHINA) Ltd.

Applicant before: COMBA TELECOM SYSTEMS (GUANGZHOU) Ltd.

Applicant before: COMBA TELECOM TECHNOLOGY (GUANGZHOU) Ltd.

Applicant before: TIANJIN COMBA TELECOM SYSTEMS Ltd.

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Address after: 510663 Shenzhou Road 10, Guangzhou Science City, Guangzhou economic and Technological Development Zone, Guangzhou, Guangdong

Applicant after: Jingxin Network System Co.,Ltd.

Address before: 510663 Shenzhou Road 10, Guangzhou Science City, Guangzhou economic and Technological Development Zone, Guangzhou, Guangdong

Applicant before: COMBA TELECOM SYSTEMS (CHINA) Ltd.

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