CN110399978B - 机器学习加速架构 - Google Patents

Abstract

本申请公开了一种机器学习加速架构。公开了一种用于促进加速机器学习操作的设备。该设备包括加速器电路系统，该加速器电路系统包括：第一组处理元件，用于执行包括矩阵乘法运算的第一计算；第二组处理元件，用于执行包括权重元素求和以及偏移乘法运算的第二计算；以及第三组处理元件，用于执行包括输入元素求和以及偏移乘法运算的第三计算，其中，第二计算和第三计算并行于第一计算被执行。

Description

机器学习加速架构

技术领域

实施例总体上涉及数据处理并且更具体地涉及经由通用图形处理单元进行的数据处理。

背景技术

深度学习算法目前正在如音频/视频识别、视频概要等各种机器学习应用中实施。这些工作负载目前在包括中央处理单元(CPU)、图形处理单元(GPU)以及固定功能硬件加速器在内的各种硬件平台上运行。这些平台通常针对深度学习神经网络(DNN)拓扑进行各种计算，其中最常见的计算涉及包括三维(3D)卷积和一般矩阵乘法的DNN运算。

最近已经努力使得能够以更低的精度来计算这些工作负荷，同时保持可接受的准确度限制。在将浮点实数转换为更低精度的同时，可以遵循不同的量化(quantization)方案。一种流行的方案是基于通过涉及缩放和偏移相加的某种变换来利用无符号8位整数表示每个浮点数。因此，需要计算对经量化输入进行复杂卷积神经网络(CNN)/一般矩阵乘法(GEMM)运算。通常经由多次传递数据在软件中计算这些运算。

附图说明

为了能够详细理解本发明实施例的上述特征，通过参考实施例可以对上文简述的本发明实施例有更具体的说明，附图中展示了这些实施例中的一些。然而，要注意的是，附图仅展示了典型的实施例，并且因此不被认为是对其范围的限制。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器。

图3是图形处理器的框图，所述图形处理器可以是分立式图形处理单元，或者可以是集成有多个处理核的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是根据一些实施例的图形处理器核的硬件逻辑的框图。

图6A至图6B展示了根据一些实施例的线程执行逻辑，所述线程执行逻辑包括在图形处理器中采用的处理元件阵列。

图7是框图，展示了根据一些实施例的图形处理器指令格式。

图8是图形处理器的另一个实施例的框图。

图9A是框图，展示了根据实施例的图形处理器命令格式。

图9B是框图，展示了根据实施例的图形处理器命令序列。

图10展示了根据一些实施例的数据处理系统的示例性图形软件架构。

图11A是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统。

图11B展示了根据一些实施例的集成电路封装体组件的截面侧视图。

图12是框图，展示了根据实施例的可以使用一个或多个IP核来制作的示例性芯片上系统集成电路。

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在芯片上系统(SoC)内使用的示例性图形处理器。

图14A至图14B展示了根据本文所描述的实施例的附加示例性图形处理器逻辑。

图15展示了根据实施例的机器学习软件栈。

图16A至图16B展示了示例性深度神经网络的层。

图17展示了示例性递归神经网络。

图18展示了对深度神经网络的训练和部署。

图19是框图，展示了分布式学习。

图20展示了根据实施例的采用机器学习加速器的计算装置。

图21展示了加速器的一个实施例。

图22展示了加速器的另一个实施例。

图23是流程图，展示了加速器处进行的过程的一个实施例。

具体实施方式

在实施例中，描述了用于加速机器学习操作的各种机制。

在以下描述中，阐述了许多具体细节以提供更透彻的理解。然而，对于本领域技术人员而言将明显的是，可以在没有这些具体细节中的一个或多个的情况下实践本文所描述的实施例。在其他情况下，没有描述众所周知的特征以避免模糊本实施例的细节。

在实施例中，一种硬件加速器被实施以用于加速机器学习操作的计算。在这样的实施例中，硬件加速器：用于进行矩阵乘法计算的第一组处理元件、用于进行权重元素求和以及偏移乘法计算的第二组处理元件以及用于进行输入元素求和以及偏移乘法计算的第三组处理元件。在另一实施例中，由第一、第二和第三处理元件进行的计算是并行计算的。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入用于在移动装置、手持式装置或嵌入式装置内使用的芯片上系统(SoC)集成电路内的处理平台。

在一个实施例中，系统100可以包括基于服务器的游戏平台、游戏控制台，或被并入基于服务器的游戏平台、游戏控制台内，该游戏控制台包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算装置或移动互联网装置。处理系统100还可以包括可穿戴装置、与可穿戴装置耦合、或者集成在可穿戴装置中，该可穿戴装置诸如智能手表可穿戴装置、智能眼镜装置、增强现实装置、或虚拟现实装置。在一些实施例中，处理系统100是电视或机顶盒装置，该电视或机顶盒装置具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，这些指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可各自处理不同的指令集109，该指令集109可包括用于促进对其他指令集进行仿真的指令。处理器核107还可包括其他处理装置，诸如，数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多个层级的内部高速缓存。在一些实施例中，在处理器102的各部件之间共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享外部高速缓存。另外，寄存器堆106被包括在处理器102中，该处理器102可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可特定于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其他部件之间传输诸如地址、数据、或控制信号之类的通信信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(DMI)总线的版本。然而，处理器总线不限于DMI总线，并且可包括一个或多个外围部件互连总线(例如，PCI、PCI快速)、存储器总线或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器装置与系统100的其他部件之间的通信，而平台控制器中枢(PCH)130提供经由本地I/O总线至I/O装置的连接。

存储器装置120可以是动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪存装置、相变存储器装置、或具有合适的性能以充当进程存储器的某种其他存储器装置。在一个实施例中，存储器装置120可以作为系统100的系统存储器来进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器116还与任选的外部图形处理器112耦合，该任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。在一些实施例中，显示装置111可以连接至(多个)处理器102。显示装置111可以是以下各项中的一项或多项：内部显示装置，如在移动电子装置或膝上型装置中；或经由显示接口(例如，显示端口(DisplayPort)等)附接的外部显示装置。在一个实施例中，显示装置111可以是头戴式显示器(HMD)，诸如用于在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示装置。

在一些实施例中，平台控制器中枢130启用外围装置以经由高速I/O总线连接到存储器装置120和处理器102。I/O外围装置包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发机126、触摸传感器125、数据存储装置124(例如，硬盘驱动器、闪存等)。数据存储装置124可以经由存储接口(例如，SATA)或经由诸如外围部件互连总线(例如，PCI、PCI快速)之类的外围总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发机126可以是Wi-Fi收发机、蓝牙收发机、或者诸如3G、4G或长期演进(LTE)收发机之类的移动网络收发机。固件接口128实现与系统固件的通信，并且可以是例如统一可扩展固件接口(UEFI)。网络控制器134可以实现到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多通道高清音频控制器。在一个实施例中，系统100包括任选的用于将传统(legacy)(例如，个人系统2(PS/2))装置耦合至系统的传统I/O控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入装置，这些输入装置诸如键盘和鼠标143的组合、相机144或其他USB输入装置。

将会领会，所示的系统100是示例性的而非限制性的，因为也可使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可被集成到诸如外部图形处理器112之类的分立的外部图形处理器中。在一个实施例中，平台控制器中枢130和/或存储器控制器116可在一个或多个处理器102外部。例如，系统100可以包括外部存储器控制器116和平台控制器中枢130，该外部存储器控制器116和平台控制器中枢130可被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。

图2是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。处理器200可包括附加核，这些附加核多达且包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个都包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可访问一个或多个共享高速缓存单元206。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个层级的指令和数据高速缓存、以及一个或多个层级的共享中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)、或其他层级的高速缓存，其中，在外部存储器之前的最高层级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如，一个或多个PCI或PCI快速总线。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214，以管理对各外部存储器装置(未示出)的访问。

在一些实施例中，处理器核202A-202N中的一个或多个包括对同时多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间对核202A-202N进行协调和操作的部件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N以及图形处理器208的功率状态的逻辑和部件。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括显示控制器211，以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的分开的模块，或者可被集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可使用替代的互连单元，诸如，点对点互连、切换式互连、或其他技术，包括本领域公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示各种各样的I/O互连中的至少一者，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行同一指令集架构的同构核。在另一实施例中，处理器核202A-202N就指令集架构(ISA)而言是异构的，其中，处理器核202A-202N中的一者或多者执行第一指令集，而其他核中的至少一者执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可被实现在一个或多个芯片上或者被实现为除其他部件之外还具有所图示的部件的SoC集成电路。

图3是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射的I/O接口并且利用被置入处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括用于将显示输出数据驱动到显示装置320的显示控制器302。显示控制器302包括用于显示器的一个或多个重叠平面以及视频或用户接口元件的多个层的组合的硬件。显示装置320可以是内部或外部显示装置。在一个实施例中，显示装置320是头戴式显示装置，诸如，虚拟现实(VR)显示装置或增强现实(AR)显示装置。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码、解码或转码为一种或多种媒体编码格式，从一种或多种媒体编码格式编码、解码或转码媒体，或在一种或多种媒体编码格式之间进行对媒体进行编码、解码或转码，这些媒体编码格式包括但不限于：运动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行包括例如位边界块传递的二维(2D)光栅化器操作的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程的固定功能元件，这些可编程的固定功能元件执行元件内的各种任务和/或将执行线程生成(spawn)至3D/媒体子系统315。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括专门用于执行诸如视频后处理和图像增强之类的媒体操作的媒体流水线316。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专业的媒体操作，诸如，视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括用于生成供在3D/媒体子系统315上执行的线程的线程生成单元。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，包括寄存器和可寻址存储器。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3中所示的GPE 310的一个版本。图4的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。例如，图示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是任选的，并且可以不显式地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器耦合至GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一者或多者。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。这些命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器取出的指示。在一个实施例中，环形缓冲器可以附加地包括存储多批多个命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过以下方式来处理命令和数据：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给图形核阵列414。在一个实施例中，图形核阵列414包括一个或多个图形核块(例如，(多个)图形核415A、(多个)图形核415B)，每个块包括一个或多个图形核。每个图形核包括一组图形执行资源，这些图形执行资源包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。

在各实施例中，3D流水线312包括：固定功能逻辑和可编程逻辑，用于通过处理指令并将执行线程分派给图形核阵列414来处理一个或多个着色器程序，该着色器程序诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了供在处理这些着色器程序时使用的统一的执行资源块。图形核阵列414的(多个)图形核415A-414B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时的执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，执行单元附加地包括通用逻辑，除了图形处理操作之外，该通用逻辑还可编程以执行并行通用计算操作。通用逻辑可以与图1的(多个)处理器核107或如图2中的核202A-202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，以使得该阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能水平的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，以使得该执行资源可根据需要而被启用或禁用。

图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专业的补充功能的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。

在给定的专业功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，该专业功能的单个实例化被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的功能的集合在跨实施例而变化。在一些实施例中，共享功能逻辑420内由图形核阵列414广泛使用的特定共享功能可被包括在图形核阵列414内的共享功能逻辑416内。在各实施例中，图形核阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可在图形核阵列414的共享功能逻辑416内重复。在一个实施例中，共享功能逻辑420被排除以有利于图形核阵列414内的共享功能逻辑416。

图5是根据本文中所描述的一些实施例的图形处理器核500的硬件逻辑的框图。图5的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。在一些实施例中，所图示的图形处理器核500被包括在图4的图形核阵列414内。图形处理器核500——有时称为核切片——可以是模块化图形处理器内的一个或多个图形核。图形处理器核500是示例性的一个图形核切片，并且如本文中所描述的图形处理器可包括基于目标功率和性能包络的多个图形核切片。每个图形核500可以包括与多个子核501A-501F(也被称为子切片)耦合的固定功能块530，这些子核包括模块化通用和固定功能逻辑块。

在一些实施例中，固定功能块530包括几何/固定功能流水线536，例如，在低性能和/或低功率图形处理器实施方式中，该几何/固定功能流水线536可以由图形处理器500中的所有子核共享。在各实施例中，几何/固定功能流水线536包括3D固定功能流水线(例如，如图3和图4中的3D流水线312)、视频前端单元、线程生成器和线程分派器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理诸如图4的统一返回缓冲器418之类的统一返回缓冲器。

在一个实施例中，固定功能块530还包括图形SoC接口537、图形微控制器538和媒体流水线539。图形SoC接口537提供了图形核500与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器538是可配置成用于管理图形处理器500的包括线程分派、调度和先占(pre-emption)在内的各种功能的可编程子处理器。媒体流水线539(例如，图3和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据在内的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线539经由对子核501-501F内的计算或采样逻辑的请求来实现媒体操作。

在一个实施例中，SoC接口537使得图形核500能够与通用应用处理器核(例如，CPU)和/或SoC内的其他部件进行通信，这些其他部件包括诸如共享末级高速缓存存储器之类的存储器层级结构元件、系统RAM、和/或嵌入式芯片上或封装上DRAM。SoC接口537还可以使得能够与SoC内诸如相机成像流水线之类的固定功能装置进行通信，并且使得能够使用和/或实现可在图形核500与SoC内的CPU之间共享的全局存储器原子。SoC接口537还可以实现针对图形核500的功率管理控制，并且实现图形核500的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口537实现命令缓冲器的从被配置成向图形处理器内的一个或多个图形核中的每个图形核提供命令和指令的命令流转化器和全局线程分派器的接收。当媒体操作将要被执行时，这些命令和指令可以被分派给媒体流水线539，或者当图形处理操作将要被执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线536、几何和固定功能流水线514)。

图形微控制器538可以被配置成用于执行针对图形核500的各种调度任务和管理任务。在一个实施例中，图形微控制器538可以对子核501A-501F内的执行单元(EU)阵列502A-502F、504A-504F内的各图形并行引擎执行图形和/或计算工作负荷调度。在这种调度模型中，在包括图形核500的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)中的一个来提交工作负荷，这调用了对适当图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负荷、向命令流转化器提交工作负荷、对在引擎上运行的现有工作负荷进行先占、监测工作负荷的进展、以及通知主机软件何时完成工作负荷。在一个实施例中，图形微控制器538还可以促进图形核500的低功率或空闲状态，从而为图形核500提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转换来对图形核500内的寄存器进行保存和恢复的能力。

图形核500可具有多于或少于所图示的子核501A-501F的、多达N个的模块化子核。对于每个N个子核的集合，图形核500还可以包括共享功能逻辑510、共享和/或高速缓存存储器512、几何/固定功能流水线514、以及用于加速各种图形和计算处理操作的附加固定功能逻辑516。共享功能逻辑510可以包括与图4的共享功能逻辑420相关联的逻辑单元(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)，这些逻辑单元可由图形核500内的每N个子核共享。共享和/或高速缓存存储器512可以是用于图形核500内的N个子核501A-501F的集合的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线514可以代替几何/固定功能流水线536被包括在固定功能块530内，并且可以包括相同的或类似的逻辑单元。

在一个实施例中，图形核500包括附加固定功能逻辑516，该附加固定功能逻辑516可以包括用于由图形核500使用的各种固定功能加速逻辑。在一个实施例中，附加固定功能逻辑516包括用于在仅位置着色中使用的附加几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线516、536内的完全几何流水线；以及拣选流水线，该拣选流水线是可被包括在附加固定功能逻辑516内的附加几何流水线。在一个实施例中，拣选流水线是完全几何流水线的精简版本。完全流水线和拣选流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃的三角形的长拣选运行，从而使得在一些实例中能够更早完成着色。例如并且在一个实施例中，附件固定功能逻辑516内的拣选流水线逻辑可以与主应用并行地执行位置着色器，并且一般比完全流水线更快地生成关键结果，因为完全流水线仅对顶点的位置属性进行取出和着色，而不向帧缓冲器执行对像素的光栅化和渲染。拣选流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被拣选。完全流水线(其在本实例中可被称为重放(replay)流水线)可以消耗可见性信息以便跳过被拣选的三角形从而仅对最终被传递到光栅化阶段的可见三角形进行着色。

在一个实施例中，附加固定功能逻辑516还可以包括用于包括对机器学习训练或推理的优化在内的实现方式的机器学习加速逻辑，诸如固定功能矩阵乘法逻辑。

在每个图形子核501A-501F内包括可用于响应于由图形流水线、媒体流水线、或着色器程序的请求而执行图形操作、媒体操作和计算操作的一组执行资源。图形子核501A-501F包括：多个EU阵列502A-502F、504A-504F；线程分派和线程间通信(TD/IC)逻辑503A-503F；3D(例如，纹理)采样器505A-505F；媒体采样器506A-506F；着色器处理器507A-507F；以及共享本地存储器(SLM)508A-508F。EU阵列502A-502F、504A-504F各自包括多个执行单元，这些执行单元是能够执行浮点逻辑运算和整数/定点逻辑运算以便为图形操作、媒体操作或计算操作(包括图形程序、媒体程序或计算着色器程序)服务的通用图形处理单元，。TD/IC逻辑503A-503F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在该子核的执行单元上执行的线程之间的通信。3D采样器505A-505F可以将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式来以不同方式读取纹理数据。媒体采样器506A-506F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核501A-501F可以替代地包括统一3D和媒体采样器。在子核501A-501F中的每个子核内的执行单元上执行的线程可以利用每个子核内的共享本地存储器508A-508F，以便使得在线程组内执行的线程能够使用公共的芯片上存储器池来执行。

执行单元

图6A-图6B图示出根据本文中所描述的实施例的线程执行逻辑600，该线程执行逻辑600包括在图形处理器核中所采用的处理元件的阵列。图6A-图6B的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。图6A图示出线程执行逻辑600的概览，该线程执行逻辑600可以包括被图示为具有图5的每个子核501A-501F的硬件逻辑的变体。图6B图示出执行单元的示例性内部细节。

如图6A中所图示，在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求来启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C、608D至608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，该互连结构链接到这些部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A-608N中的一者或多者到存储器(诸如系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够并行地为每个线程在处理多个数据元素的同时执行多个同时硬件线程的独立可编程通用计算单元。在各实施例中，执行单元608A-608N的阵列是可缩放的，以包括任何数量的单独的执行单元。

在一些实施例中，执行单元608A-608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元608A-608N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可以将顶点、曲面细分或几何着色器分派至线程执行逻辑以进行处理。在一些实施例中，线程分派器604还可以处理来自执行着色器程序的运行时线程生成请求。

在一些实施例中，执行单元608A-608N支持包括对许多标准3D图形着色器指令的原生支持的指令集，从而使得以最小的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A-608N中的每个执行单元都能够执行多发布的单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于能够进行整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟多发布的。在等待来自存储器或共享功能之一的数据时，执行单元608A-608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已被返回。当等待线程正在休眠时，硬件资源可专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A-608N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”、或指令的通道数量。执行通道是执行数据元素访问、掩码、和指令内的流控制的逻辑单元。通道的数量可与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可以作为紧缩数据类型被存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行操作时，该256位的向量被存储在寄存器中，并且执行单元作为四个单独的64位紧缩数据元素(四字(QW)大小的数据元素)、八个单独的32位紧缩数据元素(双字(DW)大小的数据元素)、十六个单独的16位紧缩数据元素(字(W)大小的数据元素)、或三十二个单独的8位数据元素(字节(B)大小的数据元素)对向量上操作。然而，不同的向量宽度和寄存器大小是可能的。

在一个实施例中，可以将一个或多个执行单元组合到融合执行单元609A-609N中，这些融合执行单元具有对于融合EU而言共同的线程控制逻辑(607A-607N)。可以将多个EU融合到EU组中。融合EU组中的每个EU可以被配置成用于执行单独的SIMD硬件线程。融合EU组中的EU数量可以根据实施例而变化。另外，可以每个EU地执行不同的SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个所融合的图形执行单元609A-609N包括至少两个执行单元。例如，所融合的执行单元609A包括第一EU 608A、第二EU 608B、以及对于第一EU 608A和第二EU 608B而言共同的线程控制逻辑607A。线程控制逻辑607A控制在所融合的图形执行单元609A上执行的线程，从而允许所融合的执行单元609A-609N内的每个EU使用共同的指令指针寄存器来执行。

一个或多个内部指令高速缓存(例如，606)被包括在线程执行逻辑600中，以便对执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括，以对在线程执行期间的线程数据进行高速缓存。在一些实施例中，采样器610被包括，从而为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专业的纹理或媒体采样功能，以便在向执行单元提供所采样的数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，这些顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑随后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派给执行单元(例如，608A)。在一些实施例中，着色器处理器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，以供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行进一步处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而对经由数据端口进行的存储器访问的数据进行高速缓存。

如图6B中所图示，图形执行单元608可以包括指令取出单元637、通用寄存器堆阵列(GRF)624、架构寄存器堆阵列(ARF)626、线程仲裁器622、发送单元630、分支单元632、SIMD浮点单元(FPU)634的集合、以及在一个实施例中的专用整数SIMD ALU 635的集合。GRF624和ARF 626包括与在图形执行单元608中可能活跃的每个同时的硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，每线程架构状态被维持在ARF 626中，而在线程执行期间所使用的数据被存储在GRF 624中。包括针对每个线程的指令指针的每个线程的执行状态可以保持在ARF 626中的线程专用寄存器中。

在一个实施例中，图形执行单元608具有作为同时多线程化(SMT)与细粒度交织多线程化(IMT)的组合的架构。该架构具有模块化配置，该模块化配置可以基于每执行单元的目标同时线程数量和目标寄存器数量而在设计时得到微调，在该模块化配置中，跨用于执行多个同时线程的逻辑来划分执行单元资源。

在一个实施例中，图形执行单元608可以共同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程608的线程仲裁器622可以将指令分派给以下各项中的一项以供执行：发送单元630、分支单元632或(多个)SIMD FPU 634。每个执行线程可以访问GRF624内的128个通用寄存器，其中，每个寄存器可以存储作为具有32位数据元素的SIMD 8元素向量可访问的32个字节。在一个实施例中，每个执行单元线程访问GRF 624内的4个千字节，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，多达七个线程可以同时执行，但是每执行单元的线程数量还可以根据实施例而变化。在其中七个线程可访问4个千字节的实施例中，GRF 624可以存储总共28千字节。灵活寻址模式可以准许对多个寄存器进行一起寻址，从而高效地建立更宽的寄存器或者表示跨步矩形块数据结构。

在一个实施例中，通过由消息传递发送单元630所执行的“发送”指令来分派存储器操作、采样器操作以及其他较长等待时间系统通信。在一个实施例中，分支指令被分派给专用分支单元632以便促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元608包括用于执行浮点运算的一个或多个SIMD浮点单元(FPU)634。在一个实施例中，(多个)FPU 634还支持整数计算。在一个实施例中，(多个)FPU 634可以SIMD执行多达数量M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学功能和双精度64位浮点的扩展数学能力。在一些实施例中，8位整数SIMD ALU 635的集合还表示并且还可以具体地优化成执行与机器学习计算相关联的运算。

在一个实施例中，可以在图形子核分组(例如，子切片)时对图形执行单元608的多个实例的阵列进行实例化。为了可缩放性，产品架构可以选择每子核分组的确切执行单元数量。在一个实施例中，执行单元608可以跨多个执行通道来执行指令。在进一步的实施例中，在图形执行单元608上所执行的每个线程是在不同通道上执行的。

图7是图示出根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有以多种格式的指令的指令集。实线框图示出一般被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从一旦指令被处理就进行的指令解码产生的微操作相对照。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选择的指令、多个指令选项和操作数数量的一些指令。原生的128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中受限。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于添加指令，执行单元跨标识纹理元素或图片元素的每个颜色通道执行同步添加操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714实现对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行地执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地中的一个是隐式的。数据操纵指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用该指令传递的立即数(例如，硬编码的)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，该访问/地址模式字段726指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，该访问/地址模式字段726指定针对指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐的寻址用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712的位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、5、和6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅为示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如，点积计算。

图形流水线

图8是图形处理器800的另一实施例的框图。图8的具有与本文中任何其他附图中的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入或者经由通过环形互连802发布至图形处理器800的命令而受控。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，其他处理部件诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器803将指令供应至几何流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A-852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在多个阵列之间被共享的附加的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区以不同分区中包含数据和指令的单个高速缓存。

在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含专用逻辑，该专用逻辑用于基于作为输入被提供至几何流水线820的粗糙的几何模型来生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则可以绕过曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A-852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器对整个几何对象进行操作，而不是如在图形流水线的先前级中那样对顶点或顶点补片(patch))进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的，以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器，以将几何对象转换为每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过光栅化器和深度测试部件873，并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要部件之间传递的互连总线、互连结构或某个其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自都具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858还可以被配置为采样器高速缓存。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，该光栅化器和深度测试部件873将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据执行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行，或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示装置(未示出)耦合，该显示装置可以是系统集成的显示装置(如在膝上型计算机中)、或者经由显示装置连接器附接的外部显示装置。

在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API(这些全部来自科纳斯组织(Khronos Group))提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可支持这些库的组合。还可为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容的3D流水线的未来API也将受到支持。

图形流水线编程

图9A是图示出根据一些实施例的图形处理器命令格式900的框图。图9B是图示出根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示出一般被包括在图形命令中的组成成分，而虚线包括任选的或者仅被包括在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包括用于标识客户端902、命令操作代码(操作码)904、以及用于命令的数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理，并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应的处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在)，从而确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双字的倍数使命令对齐。

图9B中的流程图图示出示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例并不限于这些特定命令，也不限于此命令序列。而且，所述命令可以作为批量命令以命令序列被发布，以使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可开始于：流水线转储清除命令912，以使得任一活跃的图形流水线完成该流水线的当前未决的命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除，以使得活跃的图形流水线完成任何未决的命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘图引擎完成未决的操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，除非上下文是发布用于这两条流水线的命令，否则在发布流水线命令之前，在执行上下文中仅需要一次流水线选择命令913。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置用于活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量命令之前清除来自活跃的流水线内的一个或多个高速缓存存储器的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理期间，这些操作将中间数据写入到该一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择用于流水线操作集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者开始于媒体流水线状态940的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过这些特定的流水线元件。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘踢除’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以对通过图形流水线的命令序列进行转储清除。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所得到的几何对象进行光栅化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随媒体流水线924路径。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可被卸载到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量运算，该计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组用于配置媒体流水线状态940的命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如，编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含批量的状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10图示出根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，该一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。应用还包括可执行指令1014，该可执行指令1014采用适合用于由通用处理器核1034执行的机器语言。应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用类UNIX操作系统、或使用Linux内核的变体的开源类UNIX操作系统。操作系统1020可以支持图形API 1022，诸如，Direct3D API、OpenGL API或Vulkan API。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可以执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译期间，将高级着色器编译成低级着色器。在一些实施例中，以中间形式(诸如，由Vulkan API使用的标准可移植中间表示(SPIR)的版本)提供着色器指令1012。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换为硬件专用的表示。当OpenGL API正在使用时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可包括表示处理器内的各个逻辑的指令。当由机器读取时，指令可使机器制造用于执行本文中所描述的技术的逻辑。此类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而被存储在有形的机器可读介质上。可将该硬件模型供应给各消费者或制造设施，这些消费者或制造设施将该硬件模型加载在制造集成电路的制造机器上。可制造集成电路，以使得电路执行与本文中所描述的实施例中的任一实施例相关联地描述的操作。

图11A是图示出根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可用于生成可以并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用的设计。设计设施1130可以采用高级编程语言(例如，C/C++)来生成对IP核设计的软件仿真1110。软件仿真1110可以用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可以从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成处于逻辑级或晶体管级的较低层级的设计。由此，初始设计和仿真的具体细节可有所不同。

可由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，该硬件模型1120可采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165随后可制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成用于执行根据本文中所描述的至少一个实施例的操作。

图11B图示出根据本文中所描述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170图示出如本文中所描述的一个或多个处理器或加速器装置的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地在可配置逻辑或固定功能逻辑硬件中实现，并且可以包括(多个)处理器核、(多个)图形处理器或本文中所描述的其他加速器装置中的任何一者的一个或多个部分。每个逻辑单元1172、1174可以在半导体管芯内实现并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可以包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可被配置成用于路由电信号，这些电信号诸如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，封装衬底1180可以包括其他合适类型的衬底。封装体组件1170可以经由封装互连1183连接至其他电气装置。封装互连1183可耦合至衬底1180的表面以便将电信号路由到其他电气装置，诸如母板、其他芯片组或多芯片模块。

在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成用于在逻辑1172、1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可以在桥接器衬底上形成以便提供逻辑1172、1174之间的芯片到芯片连接。

尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可包括一个或多个管芯上的更多或更少的逻辑单元。一个或多个管芯可由零个或多个桥接器连接，因为逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，多个逻辑单元、管芯和桥接器能以包括三维配置的其他可能的配置连接在一起。

示例性芯片上系统集成电路

图12-图14图示出根据本文中所描述的各实施例的可使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。除了所图示的之外，还可包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同的或多个不同的设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，该外围或总线逻辑包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路可以包括显示装置1245，该显示装置1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动产业处理器接口(MIPI)显示接口1255中的一个或多个。可由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器装置。另外，一些集成电路附加地包括嵌入式安全引擎1270。

图13A-图13B是图示出根据本文中所描述的实施例的用于在SoC内使用的示例性图形处理器的框图。图13A图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310。图13B图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每个图形处理器可以是图12的图形处理器1210的变体。

如图13A中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D至1315N-1和1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，以使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成图元和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示装置上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于图形处理器1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或(多个)片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或(多个)片段处理器1315A-1315N还可引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可与系统内的其他MMU同步，以使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

如图13B中所示，图形处理器1340包括图13A的图形处理器1310的一个或多个MMU1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核1355A-1355N，该一个或多个着色器核1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F至1355N-1和1355N)提供统一着色器核架构，在该统一着色器核架构中，单个核或单类型的核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量在各实施例和各实现方式之间可以有所不同。另外，图形处理器1340包括核间任务管理器1345和分块单元(tiling unit)1358，该核间任务管理器1345充当线程分派器以将执行线程分派给一个或多个着色器核1355A-1355N，该分块单元1358用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，从而例如利用场景内的局部空间一致性，或优化内部高速缓存的使用。

图14A-图14B图示出根据本文中所描述的实施例的附加示例性图形处理器逻辑。图14A图示出图形核1400，该图形核1400可包括在图12的图形处理器1210内并且可以是如图13B中的统一着色器核1355A-1355N。图14B图示出适合于部署在多芯片模块上的高度并行的通用图形处理单元1430。

如图14A中所示，图形核1400包括对于图形核1400内的执行资源而言共同的共享指令高速缓存1402、纹理单元1418和高速缓存存储器/共享存储器1420。图形核1400可以包括多个切片1401A-1401N或针对每个核的分区，并且图形处理器可以包括图形核1400的多个实例。切片1401A-1401N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存1404A-1404N、线程调度器1406A-1406N、线程分派器1408A-1408N、以及一组寄存器1410A-1410N。为了执行逻辑运算，切片1401A-1401N可以包括一组附加功能单元(AFU 1412A-1412N)、浮点单元(FPU 1414A-1414N)、整数算术逻辑单元(ALU 1416A-1416N)、寻址计算单元(ACU1413A-1413N)、双精度浮点单元(DPFPU 1415A-1415N)、以及矩阵处理单元(MPU 1417A-1417N)。

这些计算单元中的一些以特定精度进行操作。例如，FPU 1414A-1414N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1415A-1415N执行双精度(64位)浮点运算。ALU 1416A-1416N可以以8位精度、16位精度和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。MPU 1417A 1417N也可以被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。MPU 1417A-1417N可以执行各种各样的矩阵运算以便加速机器学习应用框架，包括实现对于加速的通用矩阵-矩阵乘法(GEMM)的支持。AFU 1412A-1412N可以执行不受浮点单元或整数单元支持的附加逻辑运算，包括三角函数运算(例如，正弦、余弦等)。

如图14B中所示，通用处理单元(GPGPU)1430可以被配置成使得能够由图形处理单元阵列执行高度并行的计算操作。另外，GPGPU 1430可以直接链接到GPGPU的其他实例以便创建多GPU集群，从而提高尤其是深度神经网络的训练速度。GPGPU 1430包括用于实现与主机处理器的连接的主机接口1432。在一个实施例中，主机接口1432是PCI快速接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 1430从主机处理器接收命令并且使用全局调度器1434将与那些命令相关联的执行线程分发给一组计算集群1436A-1436H。计算集群1436A-1436H共享高速缓存存储器1438。高速缓存存储器1438可以充当计算集群1436A-1436H内的高速缓存存储器的较高层级的高速缓存。

GPGPU 1430包括经由一组存储器控制器1442A-1442B与计算集群1436A-1436H耦合的存储器1444A至1444B。在各实施例中，存储器1444A至1444B可以包括各种类型的存储器装置，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。

在一个实施例中，计算集群1436A-1436H各自包括一组图形核(如图14A的图形核1400)，这些图形核可以包括多种类型的整数逻辑单元和浮点逻辑单元，这些逻辑单元可以在一定精度范围内执行包括适合于机器学习计算的计算操作。例如并且在一个实施例中，计算集群1436A-1436H中的每个计算集群中的浮点单元的至少一个子集可以被配置成用于执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成用于执行64位浮点运算。

GPGPU 1430的多个实例可以被配置成作为计算集群进行操作。由计算集群用来进行同步和数据交换的通信机制跨实施例而变化。在一个实施例中，GPGPU 1430的多个实例通过主机接口1432进行通信。在一个实施例中，GPGPU 1430包括I/O中枢1439，该I/O中枢1439将GPGPU 1430与实现到GPGPU的其他实例的直接连接的GPU链路1440耦合。在一个实施例中，GPU链路1440耦合至实现GPGPU 1430的多个实例之间的通信和同步的专用GPU到GPU桥接器。在一个实施例中，GPU链路1440与高速互连耦合，以便向其他GPGPU或并行处理器传输和接收数据。在一个实施例中，GPGPU 1430的多个实例位于单独的数据处理系统中并且经由可经由主机接口1432访问的网络装置进行通信。在一个实施例中，除了主机接口1432或作为对主机接口1432的替代方案，GPU链路1440还可以被配置成用于实现到主机处理器的连接。

尽管GPGPU 1430的所图示的配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 1430的替代配置，该替代配置可以被配置成部署在高性能或低功率推断平台内。在推断配置中，GPGPU 1430包括计算集群1436A-1436H中与训练配置有关的更少计算集群。另外，与存储器1444A-1444B相关联的存储器技术可在推断配置与训练配置之间不同，其中，更高带宽存储器技术专用于训练配置。在一个实施例中，GPGPU 1430的推断配置可以支持推断特定指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，这些指令通常在所部署的神经网络的推断操作期间使用。

机器学习概述

机器学习算法是一种可以基于数据集合进行学习的算法。机器学习算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，可以使用图像识别算法来确定给定输出属于若干分类中的哪一种；给定输入，回归算法可以输出某一数值；并且模式识别算法可用于生成转换后文本或者执行文字至语音和/或语音识别。

示例性机器学习算法类型是神经网络。存在许多神经网络类型；一种简单的神经网络类型是前馈网络。前馈网络可以被实施为非循环图，在所述非循环图中，节点被安排成层。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”)来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。

在机器学习算法可用于对特定问题建模之前，使用训练数据集对所述算法进行训练。训练神经网络包括：选择网络拓扑；使用表示正由网络建模的问题的训练数据集；以及对权重进行调整，直到网络模型针对训练数据集的所有实例以最小误差进行执行。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。

机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。

图15是机器学习软件栈1500的广义图。机器学习应用1502可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用1502可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用1502可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。

可以经由机器学习框架1504来实现针对机器学习应用1502的硬件加速。机器学习框架1504可以提供机器学习图元(primitive)库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架1504的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架1504提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN)时执行的计算操作。机器学习框架1504还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，比如矩阵和向量运算。

机器学习框架1504可以处理从机器学习应用1502接收的输入数据，并生成至计算框架1506的适当输入。计算框架1506可以使提供给GPGPU驱动器1508的底层指令抽象化，以使得机器学习框架1504能够经由GPGPU硬件1510来利用硬件加速而无需机器学习框架1504非常熟悉GPGPU硬件1510的架构。另外，计算框架1506可以跨越多种类型和各代GPGPU硬件1510来实现针对机器学习框架1504的硬件加速。

机器学习神经网络实现方式

由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图表关系的函数的网络。如本领域中已知的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。

第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN是用于处理具有已知的、网格状拓扑的数据(比如，图像数据)的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于其它类型的模式识别，比如语音和语言处理。CNN输入层中的节点被组织为一组“滤波器”(受视网膜中发现的感受野启发的特征检测器)，并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生所述滤波器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，进行卷积的第一个函数可以被称为输入，而第二个函数则可以被称为卷积内核。输出可被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积内核可以是多维参数阵列，在此多维参数阵列中，通过针对神经网络的训练过程来对参数进行适配。

递归神经网络(RNN)是一类前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。

下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所展示的概念应用于深度神经网络和机器学习技术。

上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。

深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。

一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法(比如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。

图16A至图16B展示了示例性卷积神经网络。图16A展示了CNN内的各个层。如图16A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1602，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入1602可以由多个卷积层(例如，第一卷积层1604、第二卷积层1606)处理。可选地，来自所述多个卷积层的输出可由一组全连接层1608处理。全连接层中的神经元具有至前一层中的所有激活函数的完全连接，如先前针对前馈网络所描述的。来自全连接层1608的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1608内的激活函数。并非所有的CNN实现方式都使用全连接层1608。例如，在一些实现方式中，第二卷积层1606可以生成CNN的输出。

卷积层被稀疏地连接，这不同于全连接层1608中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非感受野中的每个节点的相应状态值)被输入至后续层的节点，如所展示。与卷积层相关联的内核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

图16B展示了在CNN的卷积层内的示例性计算阶段。可以在卷积层1614的三个阶段中处理至CNN的卷积层的输入1612。这三个阶段可以包括卷积阶段1616、检测器阶段1618和池化阶段1620。然后，卷积层1614可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。

在卷积阶段1616中并行执行若干个卷积，以产生一组线性激活函数。卷积阶段1616可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出(例如，神经元)，所述特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与局部输入(神经元连接至所述局部输入)中的区域之间的点积。来自卷积阶段1616的输出定义由卷积层1614的连续阶段处理的一组线性激活函数。

线性激活函数可以由检测器阶段1618处理。在检测器阶段1618中，每个线性激活函数由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元(rectified linear unit，ReLU)，其使用被定义为f(x)＝max(0,x)的激活函数，使得激活被阈值化为零。

池化阶段1620使用池化函数，所述池化函数用附近输出的概括统计数值来代替第二卷积层1606的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。局部平移的不变性在输入数据的特征存在性比特征的精确位置更加重要的情况下可以是有用的。可以在池化阶段1620期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。

然后，来自卷积层1614的输出可以由下一个层1622处理。下一个层1622可以是附加的卷积层或是全连接层1608中的一者。例如，图16A的第一卷积层1604可以输出至第二卷积层1606，而第二卷积层可以输出至全连接层1608中的第一层。

图17展示了示例性递归神经网络。在递归神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所展示的RNN 1700描述为具有以下各项：输入层1702，其接收输入向量；隐藏层1704，用于实现递归函数；反馈机制1705，用于实现先前状态的‘存储器’；以及输出层1706，用于输出结果。RNN 1700基于时间步长来操作。经由反馈机制1705基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1704的状态。在第一时间步长的初始输入(x₁)可以由隐藏层1704处理。第二输入(x₂)可以由隐藏层1704使用在处理初始输入(x₁)期间所确定的状态信息来处理。可以将给定的状态计算为s_t＝f(Ux_t+Ws_t-1)，其中，U和W是参数矩阵。函数f通常为非线性，比如双曲正切函数(Tanh)或修正函数f(x)＝max(0,x)的变体。然而，隐藏层1704中使用的特定数学函数可以取决于RNN 1700的特定实现方式细节而变化。

除所描述的基本CNN和RNN网络之外，还可实现那些网络的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理更长的语言序列来说可有必要的长期依赖。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。

图18展示了对深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1802来训练神经网络。已开发出各种训练框架以用于实现对训练过程的硬件加速。例如，图15的机器学习框架1504可被配置为训练框架1804。训练框架1804可以跟未训练的神经网络1806挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网络1808。为了开始训练过程，可随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，以监督或无监督的方式来执行训练循环。

监督式学习是一种学习方法，其中将训练作为仲裁操作来执行，比如当训练数据集1802包括输入(其与所述输入的期望输出成对)时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架1804可以进行调节，以调节控制未训练的神经网络1806的权重。训练框架1804可以提供工具以用于监测未训练的神经网络1806在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网络1808相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1808以实现任何数量的机器学习操作。

无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集1802将包括输入数据而无任何关联的输出数据。未训练的神经网络1806可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1807。无监督式训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。

还可采用监督式和无监督式训练的变化。半监督式学习是一项技术，其中训练数据集1802包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络1808能够适配于新数据1812，而不忘记在初始训练期间根植在网络内的知识。

不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。

图19是框图，展示了分布式学习。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。分布式计算节点可以各自包括一个或多个主机处理器和一个或多个通用处理节点。如所展示的，分布式学习可以执行模型并行化1902、数据并行化1904或模型和数据并行化1904的组合。

在模型并行化1902中，分布式系统中的不同计算节点可以对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行化的益处包括能够缩放到特别大的模型。分裂与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中所有层的权重将不纳入(fit into)单个计算节点的存储器中。在一些实例中，模型并行化在执行大型神经网络的无监督式训练中可以是特别有用的。

在数据并行化1904中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设定至来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。

例如，可以在分布式系统中实现经组合的模型和数据并行化1906，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独的GPU用于训练模型的不同部分。

分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。

示例性机器学习应用

可以应用机器学习以解决多项技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力(比如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用系统。

并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断用处理器部署在适合于集成到自主车辆中的移动平台中。

并行处理器加速的深度神经网络已实现用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。

并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。

可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行并且包括优化以加速多GPU单节点训练和多节点多GPU训练，而部署的机器学习(例如，推断)平台通常包括适合于在如相机、自主机器人和自主车辆等产品中使用的较低功率并行处理器。

图20展示了采用加速器机制的计算装置2000的一个实施例。计算装置2000(例如，智能可穿戴装置、虚拟现实(VR)装置、头戴式显示器(HMD)、移动计算机、物联网(IoT)装置、膝上型计算机、台式计算机、服务器计算机等)可以与图1的数据处理系统100相同，并且因此，为了简洁、清晰和易于理解，下文不再进一步讨论或重复上文参照图1至图19陈述的许多细节。如所展示的，在一个实施例中，计算装置2000被示出为托管加速器2010。

尽管被展示为单独的组件，但是其他实施例可以以由图形处理单元(GPU)2014托管的加速器2010为特征。在其他实施例中，加速器2010可以由中央处理单元(“CPU”或“应用处理器”)2012的固件托管或者可以是所述固件的一部分。为了简洁、清晰并易于理解，贯穿本文档的其余部分，可以将加速器2010作为单独的组件进行讨论；然而，实施例不限于此。

在又另一个实施例中，加速器机制2010可以由计算装置2000的多个组件部分地且同时地托管，所述多个组件比如图形驱动器616、GPU 2014、GPU固件、CPU 2012、CPU固件、操作系统2006等中的一个或多个。可以设想，加速器2010或其一个或多个组件可以被实施为硬件、软件和/或固件。

贯穿本文档，如“图形域”等术语可以与“图形处理单元”、“图形处理器”或简称“GPU”可互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”、“应用处理器”或简称“CPU”可互换地引用。

计算装置2000可以包括任何数量和类型的通信装置，诸如大型计算系统，诸如服务器计算机、台式计算机等，并且可以进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的装置等。计算装置2000可以包括用作通信装置的移动计算装置，诸如包括智能手机的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可佩戴装置(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算装置2000可以包括采用托管诸如芯片上系统(“SoC”或“SOC”)的集成电路(“IC”)的计算机平台的移动计算装置，其将计算装置2000的各种硬件和/或软件组件集成在单个芯片上。

如所展示的，在一个实施例中，计算装置2000可以包括任何数量和类型的硬件和/或软件组件，诸如(但不限于)GPU 2014、图形驱动器(也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简单地“驱动器”)616、CPU 2012、存储器2008、网络装置、驱动器等，以及输入/输出(I/O)源2004，诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。

计算装置2000可以包括用作计算装置2000的硬件和/或物理资源与用户之间的接口的操作系统(OS)2006。可以设想，CPU 2012可以包括一个或多个处理器，诸如图1的(多个)处理器102，而GPU 2014可以包括一个或多个图形处理器(或多处理器)。

应当指出，贯穿本文档，可以互换地使用如“节点”、“计算节点”、“服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”“装置”、“计算装置”、“计算机”、“计算系统”等术语。应当进一步指出，贯穿本文档，可以互换地使用如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。此外，贯穿本文档，可以互换地使用如“作业”、“输入”、“请求”、“消息”等术语。

可以设想，并且如参考图1-14进一步描述的，如上所述的图形流水线的一些进程以软件实施，而其余的进程以硬件实施。图形流水线可以采用图形协处理器设计来实施，其中，CPU 2012被设计为用于与GPU 2014一起工作，所述GPU可以被包括在CPU 2012中或与其共同定位。在一个实施例中，GPU 2014可以采用用于执行与图形渲染有关的常规功能的任何数量和类型的常规软件和硬件逻辑、以及用于执行任何数量和类型的指令的新颖软件和硬件逻辑。

如上所述，存储器2008可以包括随机存取存储器(RAM)，所述RAM包括具有对象信息的应用数据库。存储器控制器中枢(诸如图1的存储器中枢105)可以访问RAM中的数据并且将其转发到GPU 2014以用于图形流水线处理。RAM可以包括双数据速率RAM(DDR RAM)、扩展数据输出RAM(EDO RAM)等。CPU 2012与硬件图形流水线交互以共享图形流水线功能。

经处理的数据被存储在硬件图形流水线的缓冲器中，并且状态信息被存储在存储器2008中。然后将所产生的图像传送到诸如显示组件的I/O源2004，以便显示图像。可以设想，显示装置可以是用于向用户显示信息的各种类型的显示装置，诸如阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等。

存储器2008可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。计算装置2000可以进一步包括如图1所引用的输入/输出(I/O)控制中枢(ICH)107、一个或多个I/O源2004等。

CPU 2012可以包括用于执行指令的一个或多个处理器，以便执行计算系统实施的任何软件例程。指令频繁地涉及对数据进行的某种操作。数据和指令两者都可以存储在系统存储器2008和任何相关联的高速缓存中。高速缓存通常被设计为具有比系统存储器2008更短的等待时间；例如，高速缓存可以被集成到与(多个)处理器相同的(多个)硅芯片上和/或用较快的静态RAM(SRAM)单元构造，而系统存储器2008可以用较慢的动态RAM(DRAM)单元构造。与系统存储器2008相反，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，改善了计算装置2000的整体性能效率。可以设想，在一些实施例中，GPU 2014可以作为CPU2012的一部分(诸如物理CPU包的一部分)存在，在这种情况下，存储器2008可以由CPU 2012和GPU 2014共享或保持分开。

可以使系统存储器2008对计算装置2000内的其他组件可用。例如，从至计算装置2000的各种接口(例如键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收到的或从计算机装置2000的内部存储元件(例如，硬盘驱动器)检索到的任何数据(例如，输入图形数据)通常在它们由软件程序的实施方式中的一个或多个处理器操作之前临时排队进入系统存储器2008。类似地，软件程序确定应通过计算系统接口之一从计算装置2000发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在系统存储器2008中临时排队。

此外，例如，ICH可以用于确保这种数据在系统存储器2008与其适当对应的计算系统接口(和内部存储装置，如果计算系统是如此设计的话)之间被适当地传递，并且可以在其自身与所观察到的I/O源/装置2004之间具有双向点对点链路。类似地，平台控制中枢(PCH)可以用于管理在CPU 2012和GPU 2014、接口以及可能相对于彼此在时间上接近出现的内部存储元件之中对于系统存储器2008访问的各种竞争请求。

I/O源2004可以包括一个或多个I/O装置，所述一个或多个I/O装置被实施为用于向或从计算装置2000(例如，网络适配器)传送数据；或者用于计算装置2000(例如，硬盘驱动器)内的大规模非易失性存储。包括字母数字及其他键的用户输入装置可以用于将信息和命令选择通信至GPU 2014。另一类型的用户输入装置是用于将方向信息和命令选择传达至GPU 2014并控制显示装置上的光标移动的光标控制装置，如鼠标、轨迹球、触摸屏、触摸板或光标方向键。可以采用计算机装置2000的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

计算装置2000可以进一步包括(多个)网络接口以提供对网络的访问，如，LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述无线网络接口可以表示一个或多个天线。(多个)网络接口还可以包括例如经由网络电缆与远程装置通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可例如通过遵循IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括所述标准的先前的以及后续的版本。除了或代替经由无线LAN标准的通信，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

(多个)网络接口可以包括一个或多个通信接口，如调制解调器、网络接口卡或其他众所周知的接口装置，如用于为了提供通信链路以支持例如LAN或WAN而耦合至以太网、令牌环或其他类型的物理有线或无线附连的那些通信接口。以此方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合至一定数量的外围装置、客户端、控制面、控制台或服务器。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素(诸如，价格约束、性能要求、技术改进或其他情况)计算装置2000的配置可以因实现方式不同而改变。电子装置或计算机系统2000的示例可以包括但不限于：移动装置、个人数字助理、移动计算装置、智能电话、蜂窝电话、手持装置、单向寻呼机、双向寻呼机、消息收发装置、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子装置、可编程消费电子装置、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以被实施为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”可以包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，所述计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，所述机器可执行指令在由诸如计算机、计算机网络或其他电子装置等一个或多个机器执行时可以导致所述一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘-只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适合于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)借助于实施在载波或其他传播介质中和/或由载波或其他传播介质调制的一个或多个数据信号将程序从远程计算机(例如，服务器)传送至进行请求的计算机(例如，客户端)。

如上所述，已经努力将基于深度学习的推断移动到更低的精度以实现更高的计算效率，因此在功率受限的硬件平台上实现这样的能力。然而，必须首先经由各种不同的量化方案中的一种将浮点实数转换为更低的精度。由开发的/>进行一种此类量化方案。

是一个开源机器学习软件库，其支持被称为LOWP的低精度量化模式。LOWP通过缩放和偏移相加运算将更高精度的输入变换为无符号8位输入数据范围。例如，LOWP量化操作将32位浮点(FP32)输入的动态范围更改为0→255的8位无符号整数范围。对于范围从min_x至max_x的浮点输入，输入x_f可以变换为如下的低精度输入x_q：

其中x_q是经量化的8位值，

x_f＝原始浮点值，并且

步数＝2⁸-1

随后，可以对以8位表示的经变换的低精度输入进行CNN/GEMM操作。因此，最终输出计算如下：

根据等式1，输入

类似地 权重

偏差

输出

原始等式y_f＝Σ_N(xfw_f)+b_f……………5

根据等式1、2和3，更新等式5

根据等式6，更新等式3

其中/>

对于CNN/GEMM两者，等式6的第一项(T1)是对8位经量化输入进行的传统矩阵乘法计算。T1计算是8位计算，具有32位加速值的输出。在若干种先进的深度学习解决方案中，通过专用硬件加速这种矩阵乘法运算。然而，最终输出需要另外两项，即T2和T3以及常数加法(T4)。

T2项计算涉及权重元素求和以及乘以偏移量(x)(例如，t3_偏移量)，而T3计算则涉及输入元素求和以及乘以偏移量(w)(t2_偏移量)。T4是一个被加到结果的每个元件中的全局常数。Tm是具有T4和偏移量y(输出偏移量)的经修改偏差。目前不存在用来计算这些项的硬件加速架构。当前的硬件解决方案加速了矩阵乘法计算，但是没有解决如前面所描述的加法项T2、T3、T4。这些解决方案通过多次传递数据来在软件中计算T2、T3、T4项。

根据一个实施例，加速器2010提供硬件架构，所述硬件架构在单次传递中最佳地实施对低精度经量化数据的GEMM/CNN操作。在这样的实施例中，加速器2010利用T1矩阵乘法运算在单次传递中内联地(例如，并行地)计算各项，这使得能够计算加速器2010内的层的最终像素值。因此，避免了多次传递数据。此外，加速器2010使得能够在同一传递内融合比如ReLU或最大池化的下一层，从而减少从/向系统存储器获取/存储所需要的数据。在这样的实施例中，加速器2010可以利用对32位数据进行的未经量化的ReLU来代替经量化的Re-Lu操作。

图21展示了加速器2010的一个实施例。如图21中所示，加速器2010包括计算网格，其具有耦合到输入存储器2120的片(tile)阵列2100(例如，2100(a)-(n))。在一个实施例中，每个片2100包括用于进行计算的处理元件2105(例如，2105(a)-(n))。另外，每个片2100包括权重缓冲器2108以及输出存储器2110。根据一个实施例，为CNN和GEMM两者接收两个广播输入(例如，操作数1和操作数2)。在这样的实施例中，PE 2105共享输入操作数1，而片2100共享操作数2。这种输入广播允许具有对所获取的每2N个元件进行N²个计算操作的最小数据移动，其中，N是在X或Y方向上的计算网格的大小。

根据一个实施例，加速器2010提供专用于进行对来自等式3(如上文所示)的项T2和T3的内联计算(inline computation)的一个或多个片，这些内联计算提供被相乘和累计在一起的这两个操作数的运行总和的缩放值。图22展示了用于在单次传递中对低精度经量化数据进行GEMM/CNN操作的加速器2200的另一个实施例。如图22中所示，加速器2200包括T1、T2和T3各自的计算元件2205、2210和2215。根据一些实施例，元件2205、2210和2215可以利用分开的片2100上的PE 2105来实施。然而，其他实施例可以实施同一片2100上的元件2205、2210和2215中的一个或多个。

加速器2200还包括权重缓冲器2220和输入缓冲器2225。根据一个实施例，缓冲器2225被实施为存储部分总和，而最终的T2和T3项是经由在结束时进行的单个乘法运算来计算的。在另一实施例中，T2和T3计算被转发回主T1计算元件，从而将计算上高成本的存储器的读取和乘法运算保持在最小。因此，T1+T2+T3+Tm是由T1计算元件2205来计算的。如上所述，Tm是具有T4和偏移量y(输出偏移量)的经修改偏差。因此，T1+T2+T3+Tm的结果是加速器32位值。在另一实施例中，通过与整数相乘并右移整数值使此32位数据量化。

图23是流程图，展示了用于在加速器2010处进行CNN/GEMM操作的过程的一个实施例。在处理框2310处，预加载常数T4。在处理框2315处，在T1计算元件2205处进行CNN/GEMM矩阵乘法运算。在处理框2320处，在T2计算元件2210处与T1计算并行地计算T2。对于T2计算，CNN计算与内核相关联，而GEMM计算则与A矩阵中行的元件的运行总和相关联。在这两种情况下，T2计算都被映射到加速器2010计算网格的输入操作数1。

在一个实施例中，除了片中的所有PE 2105之外，操作数1被广播到加速器，所述加速器计算运行总和。因此，可以在两个阶段中计算T2。在处理框2324处，计算T2运行总和(例如，内核中跨所有z深度的所有元件的总和或A的行的所有元件的总和)。在处理框2326处，将T2运行总和与来自T3(t3_偏移量)的偏移量相乘，以完成T2计算。

在处理框2330处，在T3计算元件2215处与T1和T2计算并行地计算T3项。在一个实施例中，T3项是根据CNN实施例中的输入特征图(IFM)以及GEMM实施例中的B列的元件计算的。如在T2的情况下那样，被广播到所有加速器2010片的操作数2还被输入到T3计算元件2215处的运行总和加速器。因此，在处理框2334处，计算T3运行总和(例如，跨IFM的所有z深度的IFM的KxK框中的所有元件的总和或B矩阵总和的列中的所有元件的总和)。在处理框2336处，将T3运行总和与来自T2的偏移量(t2_偏移量)相乘以完成T3计算。根据一个实施例，常数项T4作为偏差的一部分被加并且被预加载在每个处理元件的加速器中。因此，计算出最终未经量化的输出。在一个实施例中，最终未经量化的32位值是这四个计算项的加速值。

在处理框2350处，进行后处理，包括对最终输出的量化。如图22中所示，片2200包括后处理器电路2250。后处理器电路2250对输出数据进行操作以进行如修正线性单元(ReLU)操作等操作、以及其他后处理。因此，可以完全消除深度学习工作负载的各个层之间的软件干预。

典型的神经网络拓扑包括不同的层，其中在CNN层之后很多时候都会后接ReLU以引入非线性。ReLU操作被定义为Y＝0，x<0；并且Y＝x，X>0。在经量化的输入的情况下，ReLu可以利用成本更高的量化ReLU操作来代替，后者在计算上成本更高(Y＝x，对于X>偏移量)，并且更重要的是需要离线软件运行通过数据来计算最小值/偏移量。根据一个实施例，后处理器电路2250反转这些层的顺序，从而使得对未经量化的数据进行原始ReLu。在这样的实施例中，未经量化的ReLu简单地将负值清零，并且不需要了解最小值或范围。因此，ReLu输出自然为正，从而有助于对输出进行后量化。按操作顺序进行的这种切换能够在加速器2010内实现融合的CNN+ReLu+后量化。

前述说明书和附图被认为是说明性的而非限制性意义。本领域的技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的更宽泛的精神和范围的情况下，可以对这里描述的实施例进行各种修改和改变。

一些实施例涉及示例1，此示例包括一种用于促进加速机器学习操作的设备，所述设备包括加速器电路系统，所述加速器电路系统包括：第一组处理元件，用于进行包括矩阵乘法运算的第一计算；第二组处理元件，用于进行包括权重元素求和以及偏移乘法运算的第二计算；以及第三组处理元件，用于进行包括输入元素求和以及偏移乘法运算的第三计算，其中，所述第二计算和所述第三计算与所述第一计算并行进行。

示例2包括如示例1所述的主题，进一步包括：权重缓冲器，所述权重缓冲器耦合到所述第二组处理元件，用于向所述第二组处理元件提供权重值。

示例3包括如示例1和2所述的主题，进一步包括：输入缓冲器，所述输入缓冲器耦合到所述第三组处理元件，用于向所述第三组处理元件提供输入值。

示例4包括如示例1至3所述的主题，其中，所述第二计算和所述第三计算的结果被传输到所述第一组处理元件。

示例5包括如示例1至4所述的主题，其中，所述第一组处理元件基于所述第一、第二和第三计算的结果以及常数值来计算最终结果。

示例6包括如示例1至5所述的主题，其中，所述后处理器电路系统进一步用于对所述最终结果进行量化操作。

示例7包括如示例1至6所述的主题，进一步包括：后处理器电路系统，用于对从所述第一组处理元件接收的所述最终结果进行一个或多个机器学习层操作。

示例8包括如示例1至7所述的主题，其中，所述一个或多个机器学习层操作包括修正线性单元(ReLU)操作。

示例9包括如示例1至8所述的主题，其中，所述ReLU操作与所述最终结果融合。

一些实施例涉及示例10，此示例包括一种用于促进加速机器学习操作的方法，所述方法包括：在第一组处理元件处进行包括矩阵乘法运算的第一计算；在第二组处理元件处进行包括权重元素求和以及偏移乘法运算的第二计算；以及在第三组处理元件处进行包括输入元素求和以及偏移乘法运算的第三计算，其中，所述第二计算和所述第三计算与所述第一计算并行进行。

示例11包括如示例10所述的主题，进一步包括：在进行所述第二计算之前，在所述第二组处理元件处接收权重值。

示例12包括如示例10和11所述的主题，进一步包括：在进行所述第三计算之前，在所述第三组处理元件处接收输入值。

示例13包括如示例10至12所述的主题，进一步包括：在所述第一组处理元件处接收所述第二计算和所述第三计算的结果。

示例14包括如示例10至13所述的主题，进一步包括：在所述第一组处理元件处基于所述第一、第二和第三计算的结果以及常数值来计算最终结果。

示例15包括如示例10至14所述的主题，进一步包括：在所述第一组处理元件处对所述最终结果进行量化操作。

示例16包括如示例10至15所述的主题，进一步包括：对从所述第一组处理元件接收的所述最终结果进行一个或多个机器学习层操作。

示例17包括如示例10至16所述的主题，其中，所述一个或多个机器学习层操作包括修正线性单元(ReLU)操作。

示例18包括如示例10至17所述的主题，进一步包括：将所述ReLU操作与所述最终结果融合。

一些实施例涉及示例19，此示例包括一种加速器，所述加速器包括多个包含多个处理元件的片，所述多个片包括：第一片，具有用于进行包括矩阵乘法运算的第一计算的第一组处理元件；第二片，具有用于进行包括权重元素求和以及偏移乘法运算的第二计算的第二组处理元件、以及用于进行包括输入元素求和以及偏移乘法运算的第三计算的第三组处理元件，其中，所述第二计算和所述第三计算与所述第一计算并行进行。

示例20包括如示例19所述的主题，其中，所述第二片进一步包括：权重缓冲器，所述权重缓冲器耦合到所述第二组处理元件，用于向所述第二组处理元件提供权重值；以及输入缓冲器，所述输入缓冲器耦合到所述第三组处理元件，用于向所述第三组处理元件提供输入值。

示例21包括如示例19和20所述的主题，其中，所述第二计算和所述第三计算的结果被传输到所述第一组处理元件，并且其中，所述第一组处理元件基于所述第一、第二和第三计算的结果以及常数值来计算最终结果。

示例22包括如示例19至21所述的主题，进一步包括：后处理器电路系统，用于对从所述第一组处理元件接收的所述最终结果进行一个或多个机器学习层操作。

前述说明书和附图被认为是说明性的而非限制性意义。本领域的技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的更宽泛的精神和范围的情况下，可以对这里描述的实施例进行各种修改和改变。

Claims (16)

1.一种用于促进加速机器学习操作的设备，所述设备包括：

加速器电路系统，所述加速器电路系统包括：

第一组处理元件，用于执行第一计算，所述第一计算包括矩阵乘法运算；

第二组处理元件，用于执行第二计算，所述第二计算包括权重元素求和以及偏移乘法运算；

第三组处理元件，用于执行第三计算，所述第三计算包括输入元素求和以及偏移乘法运算；以及

输入缓冲器，所述输入缓冲器耦合到所述第三组处理元件并且被配置成用于向所述第三组处理元件提供输入值，

其中，所述加速器电路系统被配置成用于并行地执行所述第一计算、所述第二计算和所述第三计算，

其中，所述加速器电路系统被配置成用于将所述第二计算和所述第三计算的结果传输到所述第一组处理元件，并且

其中，所述第一组处理元件进一步被配置成用于通过将所述第一计算、所述第二计算和所述第三计算的结果和常数值相加来计算最终结果。

2.如权利要求1所述的设备，进一步包括：权重缓冲器，所述权重缓冲器耦合到所述第二组处理元件，用于向所述第二组处理元件提供权重值。

3.如权利要求1所述的设备，进一步包括：后处理器电路系统，用于对所述最终结果执行量化操作，其中，所述后处理器电路系统进一步用于对从所述第一组处理元件接收的所述最终结果执行一个或多个机器学习层操作，其中，所述一个或多个机器学习层操作包括修正线性单元ReLU操作，其中，所述ReLU操作与所述最终结果融合。

4.一种加速器，包括：

多个片，所述多个片包含多个处理元件，所述多个片包括：

第一片，所述第一片具有用于执行第一计算的第一组处理元件，所述第一计算包括矩阵乘法操作；

第二片，所述第二片具有：

第二组处理元件，用于执行第二计算，所述第二计算包括权重元素求和以及偏移乘法运算；

第三组处理元件，用于执行第三计算，所述第三计算包括输入元素求和以及偏移乘法运算；以及

输入缓冲器，所述输入缓冲器耦合到所述第三组处理元件，用于向所述第三组处理元件提供输入值，

其中，所述第二计算和所述第三计算并行于所述第一计算被执行，

其中，所述第二计算和所述第三计算的结果被传输到所述第一组处理元件，并且

其中，所述第一组处理元件通过将所述第一计算、所述第二计算和所述第三计算的结果和常数值相加来计算最终结果。

5.如权利要求4所述的加速器，其中，所述第二片进一步包括权重缓冲器，所述权重缓冲器耦合到所述第二组处理元件，用于向所述第二组处理元件提供权重值。

6.如权利要求5所述的加速器，进一步包括：后处理器电路系统，用于对从所述第一组处理元件接收的所述最终结果执行一个或多个机器学习层操作。

7.一种用于促进加速机器学习操作的方法，所述方法包括：

在第一组处理元件处执行第一计算，所述第一计算包括矩阵乘法运算；

在第二组处理元件处执行第二计算，所述第二计算包括权重元素求和以及偏移乘法运算；

在第三组处理元件处执行第三计算，所述第三计算包括输入元素求和以及偏移乘法运算；

在执行所述第三计算之前，在所述第三组处理元件处接收输入值；

在所述第一组处理元件处接收所述第二计算和所述第三计算的结果；以及

在所述第一组处理元件处通过将所述第一计算、所述第二计算和所述第三计算的结果和常数值相加来计算最终结果，

其中，所述第二计算和所述第三计算并行于所述第一计算被执行。

8.如权利要求7所述的方法，进一步包括：在执行所述第二计算之前，在所述第二组处理元件处接收权重值。

9.如权利要求7所述的方法，进一步包括：在所述第一组处理元件处对所述最终结果执行量化操作。

10.如权利要求7所述的方法，进一步包括：对从所述第一组处理元件接收的所述最终结果执行一个或多个机器学习层操作，其中，所述一个或多个机器学习层操作包括修正线性单元ReLU操作。

11.如权利要求10所述的方法，进一步包括：将所述ReLU操作与所述最终结果融合。

12.一种机器可读介质，包括多条指令，所述多条指令当在计算装置上执行时用于实施或执行如权利要求7至11中任一项所述的方法。

13.一种处理系统，包括用于实施或执行如权利要求7至11中任一项所述的方法的机制。

14.一种处理设备，包括用于执行如权利要求7至11中任一项所述的方法的装置。

15.一种计算装置，被安排成实施或执行如权利要求7至11中任一项所述的方法。

16.一种通信装置，被安排成实施或执行如权利要求7至11中任一项所述的方法。