CN110321317B - 一种多接口和多协处理器的芯片 - Google Patents

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Abstract

本发明实施例涉及一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器；第一高速数据总线；存储模块组，存储模块组包括第一存储模块组和第二存储模块组；第二高速数据总线；内存模块；协处理器模块组，协处理器模块组包括多个协处理器；第一低速数据总线；安全模块组，安全模块组包括第一安全模块组和第二安全模块组；第二低速数据总线；接口模块组，接口模块组包括第一接口模块组和第二接口模块组。本发明实施例集成了多种通讯接口能同时与多接口的外设完成数据传输；集成了多种协处理器能同时满足多种数据加解密要求；集成了多种安全模块能及时应对多种外部攻击。

Description

一种多接口和多协处理器的芯片
技术领域
本发明涉及安全应用芯片技术领域，尤其涉及一种多接口和多协处理器的芯片。
背景技术
在大数据高交易量的互联网时代，信息安全是行业安全的基石。2010年国家商用密码管理办公室陆续发布了与支付交易各流程对应的系列国产商密算法，简称SM算法。2015至2018年，全国金融机构纷纷着手建设支付体系的双密码体系——在兼容国际算法的同时，全面启动国密SM系列算法的金融应用支持工作。为适应该项工作，在应用中使用到的设备都需完成双密兼容升级。现有的技术方案是在原设备的业务芯片外部通过增加外设的方式再挂接一个SM计算芯片，如此一来，设备主机板需要进行全版重构导致面积增大、功耗增加、替换成本增加。
发明内容
本发明的目的，就是针对上述技术缺陷，提供一种多接口和多协处理器的芯片。通过使用本发明提供的芯片，客户可以在一个单片上就可实现多接口通讯与多算法计算的目的，从而解决了现有多片方案的面积大、功耗大、成本高等问题，也避免了额外的针对片间数据传输的安全防护电路设计，降低了实现难度。
为实现上述目的，本发明提供了一种多接口和多协处理器的芯片，包括：主处理器、第一高速数据总线、存储模块组、第二高速数据总线、内存模块、协处理器模块组、第一低速数据总线、安全模块组、第二低速数据总线和接口模块组；
所述主处理器，用于处理所述存储模块组的应用数据读写任务和代码读写任务，用于处理所述内存模块的内存数据读写任务，用于处理所述协处理器模块组的数据加解密任务，用于处理所述安全模块组的主动式调度任务和防御式调度任务，用于处理所述接口模块组的接口数据接收任务和接口数据发送任务；
所述第一高速数据总线，用于连接所述主处理器与所述存储模块组；
所述存储模块组，包括第一存储模块组和第二存储模块组；
所述第一存储模块组用于处理所述应用数据读写任务，所述第一存储模块组包括多个第一存储模块，分别通过所述第一高速数据总线与所述主处理器连接；
所述第二存储模块组用于处理所述代码读写任务，所述第二存储模块组包括多个第二存储模块，分别通过所述第一高速数据总线与所述主处理器连接；
所述第二高速数据总线，用于连接所述主处理器与所述内存模块、所述协处理器模块组、所述接口模块组、所述第一低速数据总线和所述第二低速数据总线；
所述内存模块，用于处理所述内存数据读写任务，所述内存模块通过所述第二高速数据总线与所述主处理器连接；
所述协处理器模块组，用于处理所述数据加解密任务，所述协处理器模块组包括多个协处理器分别通过所述第二高速数据总线与所述主处理器连接；
所述第一低速数据总线，用于连接所述第二高速数据总线和所述安全模块组；
所述安全模块组，包括第一安全模块组和第二安全模块组；
所述第一安全模块组用于处理所述主动式调度任务，所述第一安全模块组包括第一安全模块，通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；
所述第二安全模块组用于处理所述防御式调度任务，所述第二安全模块组包括多个第二安全模块，分别通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；
所述第二低速数据总线，用于连接所述第二高速数据总线和所述接口模块组；
所述接口模块组，包括第一接口模块组和第二接口模块组；
所述第一接口模块组用于处理第一接口数据接收任务和第一接口数据发送任务，所述第一接口模块组包括多个第一接口模块，分别通过所述第二低速数据总线连接所述第二高速数据总线与所述主处理器连接；
所述第二接口模块组用于处理第二接口数据接收任务和第二接口数据发送任务，所述第二接口模块组包括多个第二接口模块，分别通过所述第二高速数据总线与所述主处理器连接。
进一步的，
所述多个第一存储模块具体为第一一类存储模块、第二一类存储模块和第三一类存储模块；所述第一一类存储模块用于密钥数据存储，所述第二一类存储模块用于一次性数据存储，所述第三一类存储模块用于应用数据存储；
所述多个第二存储模块具体为第一二类存储模块和第二二类存储模块；所述第一二类存储模块用于不可修改执行代码存储，所述第二二类存储模块用于可修改执行代码存储。
进一步的，
所述第一存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第一存储模块发送应用数据读写指令之后，所述第一存储模块根据获取的所述应用数据读写指令进行本地应用数据读写处理并生成第一执行结果，所述第一存储模块通过所述第一高速数据总线向所述主处理器发送所述第一执行结果；
所述第二存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第二存储模块发送代码读写指令之后，所述第二存储模块根据获取的所述代码读写指令进行本地代码读写处理并生成第二执行结果，所述第二存储模块通过所述第一高速数据总线向所述主处理器发送所述第二执行结果。
进一步的，
所述多个协处理器具体为第一协处理器、第二协处理器、第三协处理器、第四协处理器、第五协处理器、第六协处理器、第七协处理器、第八协处理器和第九协处理器。
进一步的，
所述协处理器模块组具体用于，当所述主处理器通过所述第二高速数据总线向所述协处理器发送加解密数据之后，所述协处理器根据获取的所述加解密数据进行本地计算处理并生成第三执行结果，所述协处理器通过所述第二高速数据总线向所述主处理器发送所述第三执行结果。
进一步的，
所述第一安全模块具体为第一一类安全模块，所述第一一类安全模块用于安全固件加载处理；
所述多个第二安全模块具体为第一二类安全模块、第二二类安全模块、第三二类安全模块、第四二类安全模块和第五二类安全模块，所述第一二类安全模块用于自毁处理，所述第二二类安全模块用于内嵌存储器保护处理，所述第三二类安全模块用于环境参数监测处理，所述第四二类安全模块用于防SPA/DPA攻击处理，所述第五二类安全模块用于外部入侵传感器处理。
进一步的，
所述第一安全模块组具体用于，当所述主处理器通过所述第二高速数据总线连接所述第一低速数据总线向所述第一安全模块发送主动任务启动指令之后，所述第一安全模块根据获取的所述主动任务启动指令进行本地任务处理并生成第四执行结果，所述第一安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第四执行结果；
所述第二安全模块组具体用于，当所述第二安全模块的报警条件满足之后，所述第二安全模块生成中断标识，所述第二安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述中断标识，所述主处理器根据获取的所述中断标识进行本地任务处理生成防御任务启动指令，所述主处理器通过所述第二高速数据总线连接所述第一低速数据总线向所述第二安全模块发送所述防御任务启动指令，所述第二安全模块根据获取的所述防御任务启动指令进行本地任务处理并生成第五执行结果，所述第二安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第五执行结果。
进一步的，
所述多个第一接口模块具体为第一一类接口模块、第二一类接口模块、第三一类接口模块、第四一类接口模块、第五一类接口模块、第六一类接口模块、第七一类接口模块、第八一类接口模块和第九一类接口模块；
所述多个第二接口模块具体为第一二类接口模块和第二二类接口模块。
进一步的，
所述第一接口模块组具体用于，当所述第一接口模块获取外部设备发送的第一接收数据发送请求之后，所述第一接口模块根据所述第一数据发送请求启动本地数据接收处理从所述外部设备获取第一接收数据，所述第一接口模块成功获取所述第一接收数据之后通过所述第二低速数据总线连接所述第二高速数据总线向所述主处理器发送第一数据准接收指令，所述主处理器根据获取的所述第一数据准接收指令进行本地任务处理并生成第一数据接收指令，所述主处理器通过所述第二高速数据总线连接所述第二低速数据总线向所述第一接口模块发送所述第一数据接收指令，所述第一接口模块获取所述第一数据接收指令之后通过所述第二低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第一接收数据，所述主处理器启动本地数据接收处理获取所述第一接收数据并生成第六执行结果，所述主处理器向所述第一接口模块发送所述第六执行结果；
所述第一接口模块组具体用于，当所述主处理器通过所述第二高速数据总线连接所述第二低速数据总线向所述第一接口模块发送第一数据发送指令与第一发送数据之后，所述第一接口模块根据获取的所述第一数据发送指令进行第一数据发送处理向所述外部设备发送所述第一发送数据，所述外部设备完成本地数据接收处理并获取所述第一发送数据之后向所述第一接口模块发送处理结果，所述第一接口模块根据获取的所述处理结果生成第七执行结果，所述第一接口模块通过所述第二低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第七执行结果；
所述第二接口模块组具体用于，当所述第二接口模块获取外部设备发送的第二数据发送请求之后，所述第二接口模块根据所述第二数据发送请求启动本地数据接收处理从所述外部设备获取第二接收数据，所述第二接口模块成功获取所述第二接收数据之后通过所述第二高速数据总线向所述主处理器发送第二数据准接收指令，所述主处理器根据获取的所述第二数据准接收指令进行本地任务处理并生成第二数据接收指令，所述主处理器通过所述第二高速数据总线向所述第二接口模块发送所述第二数据接收指令，所述第二接口模块获取所述第二数据接收指令之后通过所述第二高速数据总线向所述主处理器发送所述第二接收数据，所述主处理器启动本地数据接收处理获取所述第二接收数据并生成第八执行结果，所述主处理器向所述第二接口模块发送所述第八执行结果；
所述第二接口模块组具体用于，当所述主处理器通过所述第二高速数据总线向所述第二接口模块发送第二数据发送指令与第二发送数据之后，所述第二接口模块根据获取的所述第二数据发送指令进行第二数据发送处理向所述外部设备发送所述第二发送数据，所述外部设备完成本地数据接收处理并获取所述第二发送数据之后向所述第二接口模块发送处理结果，所述第二接口模块根据获取的所述处理结果生成第九执行结果，所述第二接口模块通过所述第二高速数据总线向所述主处理器发送所述第九执行结果。
本发明提供一种多接口和多协处理器的芯片，集成了多种通讯接口，能够同时与多种接口的外部设备完成数据传输与处理过程；集成了多种协处理器，能同时满足国际常见算法与国密算法的数据加解密要求；集成了多种安全模块，能及时应对多种外部攻击。通过本芯片多接口与多协处理器的功能特点，能够支撑上层应用在一颗独立芯片上完成多行业应用的功能部署。
附图说明
图1为本发明实施例提供的一种多接口和多协处理器的芯片示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图1为本发明实施例提供的一种多接口和多协处理器的芯片示意图，如图1所示，本发明实施例提供的芯片包括主处理器1、第一高速数据总线2、存储模块组3、第二高速数据总线4、内存模块5、协处理器模块组6、第一低速数据总线7、安全模块组8、第二低速数据总线9、接口模块组10，具体的描述如下。
主处理器1，用于处理存储模块组3的应用数据读写任务和代码读写任务，用于处理内存模块5的内存数据读写任务，用于处理协处理器模块组6的数据加解密任务，用于处理安全模块组8的主动式调度任务和防御式调度任务，用于处理接口模块组10的接口数据接收任务和接口数据发送任务。
第一高速数据总线2，用于连接主处理器1与存储模块组3，其中第一高速数据总线2具体为高性能总线AHB(Advanced High-performance Bus)总线。
存储模块组3，用于与主处理器配合处理应用数据读写任务和代码读写任务；
具体的，存储模块组3包括第一存储模块组31和第二存储模块组32：
第一存储模块组31包括第一一类存储模块311、第二一类存储模块312和第三一类存储模块313，分别通过第一高速数据总线2与主处理器1连接，其中第一一类存储模块311具体用于密钥数据存储，第二一类存储模块312具体用于一次性数据存储，第三一类存储模块313具体用于应用数据存储；
第二存储模块组32包括第一二类存储模块321和第二二类存储模块322，分别通过第一高速数据总线2与主处理器1连接，其中第一二类存储模块321具体用于不可修改执行代码存储，第二二类存储模块322具体用于可修改执行代码存储。
在本实施例提供的一个具体实现方式中，主处理器1对第一存储模块组31进行应用数据读写处理。主处理器1通过第一高速数据总线2向第一存储模块组31包括的第一存储模块发送第一应用数据读写指令；第一存储模块获取第一应用数据读写指令之后，进行第一应用数据读写处理并生成第一执行结果；第一存储模块通过第一高速数据总线2向主处理器1发送第一执行结果。
例如，主处理器1对第一一类存储模块311进行密钥数据读处理时，主处理器1通过第一高速数据总线2向第一一类存储模块311发送密钥读取指令，指令包括读取地址和读取长度；第一一类存储模块311获取密钥读取指令之后，根据读取地址和读取长度，从模块内部存储空间提取第一密钥；第一一类存储模块311将第一密钥作为执行结果通过第一高速数据总线2向主处理器1进行发送。
在本实施例提供的另一个具体实现方式中，主处理器1对第二存储模块组32进行代码读写处理。主处理器1通过第一高速数据总线2向第二存储模块组32包括的第二存储模块发送第一代码读写指令；第二存储模块获取第一代码读写指令之后，进行第一代码读写处理并生成第二执行结果；第二存储模块通过第一高速数据总线2向主处理器1发送第二执行结果。
例如，主处理器1对第一二类存储模块321进行不可修改执行代码读取时，主处理器1通过第一高速数据总线2向第一二类存储模块321发送代码读取指令，指令包括代码地址和代码长度；第一二类存储模块321获取代码读取指令之后，根据代码地址和代码长度，提取代码数据；第一二类存储模块321将代码数据作为执行结果通过第一高速数据总线2向主处理器1进行发送。
第二高速数据总线4，用于连接主处理器1与内存模块5、协处理器模块组6、第一低速数据总线7、第二低速数据总线9和接口模块组10，其中第二高速数据总线4具体为AHB数据总线。
内存模块5通过第二高速数据4总线与主处理器1连接，用于与主处理器1配合处理内存数据读写任务。
在本实施例提供的另一个具体实现方式中，主处理器1对内存模块5进行内存数据读写处理。主处理器1通过第一高速数据总线2向内存模块5发送内存数据读写指令；内存模块5获取内存数据读写指令之后，进行第一内存数据读写处理并生成第三执行结果；内存模块5通过第一高速数据总线2向主处理器1发送第三执行结果。
协处理器模块组6，用于与主处理器配合处理数据加解密任务；
具体的，协处理器模块组6包括第一协处理器61、第二协处理器62、第三协处理器63、第四协处理器64、第五协处理器65、第六协处理器66、第七协处理器67、第八协处理器68和第九协处理器69，分别通过第二高速数据总线4与主处理器1连接；
其中，第一协处理器61具体为数据加密算法DES(Data Encryption Standard)协处理器，第二协处理器62具体为高级加密算法AES(Advanced Encryption Standard)协处理器，第三协处理器63具体为公开密码密钥算法RSA(Rivest_Shamir_Adleman)协处理器，第四协处理器64具体为数字哈希算法SHA(Secure Hash Algorithm)协处理器，第五协处理器65具体为国密SM1协处理器，第六协处理器66具体为国密SM2协处理器，第七协处理器67具体为国密SM3协处理器，第八协处理器68具体为国密SM4协处理器，第九协处理器69具体为真随机数协处理器。
在本实施例提供的另一个具体实现方式中，主处理器1对协处理器模块组6进行数据加解密处理。当主处理器1根据指定加密算法类型进行数据加解密任务时，主处理器1通过第二高速数据总线4向协处理器模块组6的协处理器发送加解密任务所需的数据；协处理器获取加解密所需的数据之后，进行计算处理并生成第四执行结果；协处理器通过第二高速数据总线4向主处理器1发送第四执行结果。
例如，当加密算法类型为DES类型时，主处理器1通过第二高速数据总线4向第一协处理器61发送DES加解密任务所需的数据，数据包括加密原文与加密密钥；第一协处理器61获取加解密所需的数据之后，根据加密密钥对加密原文进行加密计算，生成加密密文；第一协处理器61将加密密文作为执行结果，通过第二高速数据总线4向主处理器1进行发送。
第一低速数据总线7，用于连接第二高速数据总线4和安全模块组8，其中第一低速数据总线7具体为外围总线APB(Advanced Peripheral Bus)总线。
安全模块组8，用于与主处理器配合处理主动式调度任务和防御式调度任务；
具体的，安全模块组8包括第一安全模块组81和第二安全模块组82：
第一安全模块组81包括第一一类安全模块811，通过第一低速数据总线7连接第二高速数据总线4与主处理器1连接，第一一类安全模块811具体为安全固件加载执行安全模块；
第二安全模块组82包括第一二类安全模块821、第二二类安全模块822、第三二类安全模块823、第四二类安全模块824和第五二类安全模块825，分别通过第一低速数据总线7连接第二高速数据总线4与主处理器1连接，其中第一二类安全模块821具体为自毁处理安全模块，第二二类安全模块822具体为内嵌存储器保护安全模块，第三二类安全模块823具体为环境参数监测安全模块，第四二类安全模块824具体为防SPA/DPA攻击安全模块，第五二类安全模块825具体为外部入侵传感器安全模块。
在本实施例提供的另一个具体实现方式中，第一安全模块组81具体用于处理主动式调度任务。主处理器1通过第二高速数据总线4连接第一低速数据总线7向第一安全模块组81的第一安全模块发送主动任务启动指令；第一安全模块获取主动任务启动指令之后，进行本地任务处理并生成第五执行结果；第一安全模块通过第一低速数据总线7连接第二高速数据总线4向主处理器1发送第五执行结果。
例如，主处理器1使用第一一类安全模块811进行安全固件加载处理时，主处理器1通过第二高速数据总线4连接第一低速数据总线7向第一一类安全模块组811发送主动任务启动指令与固件数据；第一一类安全模块组811获取主动任务启动指令之后，对获取的固件数据进行安全装载处理并生成执行结果；第一一类安全模块组811将执行结果通过第一低速数据总线7连接第二高速数据总线4向主处理器1进行发送。
在本实施例提供的另一个具体实现方式中，第二安全模块组82具体用于处理防御式调度任务。当第二安全模块组82的第二安全模块的报警条件满足时，第二安全模块生成中断标识；第二安全模块通过第一低速数据总线7连接第二高速数据总线4向主处理器1发送中断标识；主处理器1获取中断标识之后，进行本地任务处理生成防御任务启动指令；主处理器1通过第二高速数据总线4连接第一低速数据总线7向第二安全模块发送防御任务启动指令；第二安全模块获取防御任务启动指令之后，进行本地任务处理并生成第六执行结果；第二安全模块通过第一低速数据总线7连接第二高速数据总线4向主处理器1发送第六执行结果。
例如，当自毁条件满足时，第一二类安全模块821生成自毁中断标识；第一二类安全模块821通过第一低速数据总线7连接第二高速数据总线4向主处理器1发送自毁中断标识；主处理器1获取自毁中断标识之后，根据自毁配置生成自毁指令；主处理器1通过第二高速数据总线4连接第一低速数据总线7向第一二类安全模块821发送自毁指令；第一二类安全模块821获取自毁指令之后，进行本地自毁处理并生成自毁结果；第一二类安全模块821通过第一低速数据总线7连接第二高速数据总线4向主处理器1发送自毁结果。
第二低速数据总线9，用于连接第二高速数据总线4和接口模块组10，其中第二低速数据总线9具体为APB总线。
接口模块组10，用于与主处理器配合处理接口数据接收任务和接口数据发送任务；
具体的，接口模块组10包括第一接口模块组101和第二接口模块组102：
第一接口模块组101包括第一一类接口模块1011、第二一类接口模块1012、第三一类接口模块1013、第四一类接口模块1014、第五一类接口模块1015、第六一类接口模块1016、第七一类接口模块1017、第八一类接口模块1018和第九一类接口模块1019，分别通过第二低速数据总线9连接第二高速数据总线4与主处理器1连接；
其中，第一一类接口模块1011具体为安全数据输入输出SDIO(Secure DigitalInput and Output)接口模块，第二一类接口1012模块具体为通用输入输出GPIO(General-purpose input/output)接口模块，第三一类接口模块1013具体为内部集成电路I2C(Inter-Integrated Circuit)接口模块，第四一类接口模块1014具体为串行外设SPI(Serial Peripheral Interface)接口模块，第五一类接口模块1015具体为异步收发传输器UART(Universal Asynchronous Receiver/Transmitter)接口模块，第六一类接口模块1016具体为国际标准化组织ISO7816(International Organization forStandardization)接口模块，第七一类接口模块1017具体为移动产业处理器接口MIPI(Mobile Industry Processor Interface)接口模块，第八一类接口模块1018具体为数字摄像头DCMI(Digital camera Interface)接口模块，第九一类接口模块1019具体为磁条接口模块；
第一接口模块组101用于处理第一接口数据接收任务和第一接口数据发送任务；
第二接口模块组102包括第一二类接口模块1021和第二二类接口模块1022，分别各自通过第二高速数据总线4与主处理器1连接；
其中，第一二类接口模块1021具体为液晶显示器LCD(Liquid Crystal Display)接口模块，第二二类接口模块1022具体为通用串行总线USB2.0 OTG(Universal SerialBus，USB；0n-The-Go，OTG)接口模块；
第二接口模块组102用于处理第二接口数据接收任务和第二接口数据发送任务。
在本实施例提供的另一个具体实现方式中，第一接口模块组101具体用于处理第一接口数据接收任务。当第一接口模块组101的第一接口模块获取外部设备发送的第一接收数据发送请求之后，第一接口模块根据第一数据发送请求启动本地数据接收处理从外部设备获取第一接收数据；第一接口模块成功获取第一接收数据之后通过第二低速数据总线9连接第二高速数据总线4向主处理器1发送第一数据准接收指令；主处理器1根据获取的第一数据准接收指令进行本地任务处理并生成第一数据接收指令；主处理器1通过第二高速数据总线4连接第二低速数据总线9向第一接口模块发送第一数据接收指令；第一接口模块获取第一数据接收指令之后通过第二低速数据总线9连接第二高速数据总线4向主处理器1发送第一接收数据；主处理器1启动本地数据接收处理获取第一接收数据并生成第七执行结果，主处理器向第一接口模块发送第七执行结果。
例如，主处理器1利用第一一类接口模块1011获取外部SDIO设备发送的数据。当第一一类接口模块1011获取外部SDIO设备的SDIO数据发送请求后，第一一类接口模块1011根据SDIO数据发送请求启动本地SDIO数据接收处理从外部SDIO设备获取SDIO接收数据；第一一类接口模块1011成功获取外部SDIO设备发送的SDIO接收数据之后，通过第二低速数据总线9连接第二高速数据总线4，向主处理器1发送SDIO数据准接收指令；主处理器1获取SDIO数据准接收指令之后，进行本地缓存初始化处理并生成SDIO数据接收指令；主处理器1通过第二高速数据总线4连接第二低速数据总线9向第一一类接口模块1011发送SDIO数据接收指令；第一一类接口模块1011获取SDIO数据接收指令之后，通过第二低速数据总线9连接第二高速数据总线4向主处理器1发送SDIO接收数据；主处理器1成功接收SDIO接收数据之后将接收成功作为执行结果通过第二高速数据总线4连接第二低速数据总线9向第一一类接口模块1011进行发送。
在本实施例提供的另一个具体实现方式中，第一接口模块组101具体用于处理第一接口数据发送任务。当主处理器1通过第二高速数据总线4连接第二低速数据总线9向第一接口模块组101的第一接口模块发送第一数据发送指令与第一发送数据之后，第一接口模块根据获取的第一数据发送指令进行第一数据发送处理向外部设备发送第一发送数据；外部设备完成本地数据接收处理并获取第一发送数据之后向第一接口模块发送处理结果；第一接口模块根据获取的处理结果生成第八执行结果；第一接口模块通过第二低速数据总线9连接第二高速数据总线4向主处理器1发送第八执行结果。
例如，主处理器1利用第二一类接口模块1012向外部GPIO设备发送数据。主处理器1通过第二高速数据总线4连接第二低速数据总线9向第二一类接口模块1012发送GPIO数据发送指令和GPIO发送数据；第二一类接口模块1012获取GPIO数据发送指令之后，向外部GPI0设备发送GPI0发送数据；外部GPIO设备完成本地数据接收处理并获取GPIO数据之后向第二一类接口模块1012发送处理结果；第二一类接口模块1012根据处理结果生成GPIO数据发送结果；第二一类接口模块1012通过第二低速数据总线9连接第二高速数据总线4向主处理器1发送GPIO数据发送结果。
在本实施例提供的另一个具体实现方式中，第二接口模块组102具体用于处理第二接口数据接收任务。当第二接口模块组102的第二接口模块获取外部设备发送的第二数据发送请求之后，第二接口模块根据第二数据发送请求启动本地数据接收处理从外部设备获取第二接收数据；第二接口模块成功获取第二接收数据之后通过第二高速数据总线4向主处理器1发送第二数据准接收指令；主处理器1根据获取的第二数据准接收指令进行本地任务处理并生成第二数据接收指令；主处理器1通过第二高速数据总线4向第二接口模块发送第二数据接收指令；第二接口模块获取第二数据接收指令之后通过第二高速数据总线4向主处理器1发送第二接收数据；主处理器1启动本地数据接收处理获取第二接收数据并生成第九执行结果；主处理器1向第二接口模块发送第九执行结果。
例如，主处理器1利用第一二类接口模块1021获取外部LCD设备发送的数据。当第一二类接口模块1021获取外部LCD设备发送的LCD数据发送请求之后，第一二类接口模块1021根据LCD数据发送请求启动本地数据接收处理从外部设备获取LCD接收数据；当第一二类接口模块1021成功获取外部LCD设备发送的LCD接收数据之后，通过第二高速数据总线4，向主处理器1发送LCD数据准接收指令；主处理器1获取LCD数据准接收指令之后，进行本地缓存初始化处理并生成LCD数据接收指令；主处理器1通过第二高速数据总线4向第一二类接口模块1021发送LCD数据接收指令；第一二类接口模块1021获取LCD数据接收指令之后，通过第二高速数据总线4向主处理器1发送LCD接收数据；主处理器1成功接收LCD接收数据之后将接收成功作为执行结果通过第二高速数据总线4向第一二类接口模块1021进行发送。
在本实施例提供的另一个具体实现方式中，第二接口模块组102具体用于处理第二接口数据发送任务。当主处理器1通过第二高速数据总线4向第二接口模块组102的第二接口模块发送第二数据发送指令与第二发送数据之后，第二接口模块根据获取的第二数据发送指令进行第二数据发送处理向外部设备发送第二发送数据；外部设备完成本地数据接收处理并获取第二发送数据之后向第二接口模块发送处理结果；第二接口模块根据获取的处理结果生成第十执行结果；第二接口模块通过第二高速数据总线4向主处理器1发送第十执行结果。
例如，主处理器1利用第二二类接口模块1022向外部USB2.0 OTG设备发送数据。主处理器1通过第二高速数据总线4向第二二类接口模块1022发送USB2.0 OTG发送指令和USB2.0 OTG发送数据；第二二类接口模块1022获取USB2.0 OTG数据发送指令之后，向外部USB2.0 OTG设备发送USB2.0 OTG发送数据；外部USB2.0 OTG设备完成本地数据接收处理并获取USB2.0 OTG数据之后向第二二类接口模块1022发送处理结果；第二二类接口模块1022根据处理结果生成USB2.0 OTG数据发送结果；第二二类接口模块1022通过第二高速数据总线4向主处理器1发送USB2.0 OTG数据发送结果。
本发明实施例提供一种多接口和多协处理器的芯片，集成了多种通讯接口模块、多种协处理器与多种安全处理模块。通过本发明实施例芯片可实现与多种不同接口的外部设备进行数据通讯与处理；通过本发明实施例芯片可实现多种数据的算法处理；本发明实施例芯片为固件加载提供专有安全模块进行保护，对常见的外部攻击提供专有的安全模块进行防护。使用本发明实施例芯片，不仅可以满足金融应用终端设备的国际国内使用标准，还可以进一步应用到其他信息安全的行业领域。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器、第一高速数据总线、存储模块组、第二高速数据总线、内存模块、协处理器模块组、第一低速数据总线、安全模块组、第二低速数据总线和接口模块组；
所述主处理器，用于处理所述存储模块组的应用数据读写任务和代码读写任务，用于处理所述内存模块的内存数据读写任务，用于处理所述协处理器模块组的数据加解密任务，用于处理所述安全模块组的主动式调度任务和防御式调度任务，用于处理所述接口模块组的接口数据接收任务和接口数据发送任务；
所述第一高速数据总线，用于连接所述主处理器与所述存储模块组；
所述存储模块组，包括第一存储模块组和第二存储模块组；
所述第一存储模块组用于处理所述应用数据读写任务，所述第一存储模块组包括多个第一存储模块，分别通过所述第一高速数据总线与所述主处理器连接；
所述第二存储模块组用于处理所述代码读写任务，所述第二存储模块组包括多个第二存储模块，分别通过所述第一高速数据总线与所述主处理器连接；
所述第二高速数据总线，用于连接所述主处理器与所述内存模块、所述协处理器模块组、所述接口模块组、所述第一低速数据总线和所述第二低速数据总线；
所述内存模块，用于处理所述内存数据读写任务，所述内存模块通过所述第二高速数据总线与所述主处理器连接；
所述协处理器模块组，用于处理所述数据加解密任务，所述协处理器模块组包括多个协处理器分别通过所述第二高速数据总线与所述主处理器连接；
所述第一低速数据总线，用于连接所述第二高速数据总线和所述安全模块组；
所述安全模块组，包括第一安全模块组和第二安全模块组；
所述第一安全模块组用于处理所述主动式调度任务，所述第一安全模块组包括第一安全模块，通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；
所述第二安全模块组用于处理所述防御式调度任务，所述第二安全模块组包括多个第二安全模块，分别通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；
所述第二低速数据总线，用于连接所述第二高速数据总线和所述接口模块组；
所述接口模块组，包括第一接口模块组和第二接口模块组；
所述第一接口模块组用于处理第一接口数据接收任务和第一接口数据发送任务，所述第一接口模块组包括多个第一接口模块，分别通过所述第二低速数据总线连接所述第二高速数据总线与所述主处理器连接；
所述第二接口模块组用于处理第二接口数据接收任务和第二接口数据发送任务，所述第二接口模块组包括多个第二接口模块，分别通过所述第二高速数据总线与所述主处理器连接；
其中，所述多个协处理器具体为第一协处理器、第二协处理器、第三协处理器、第四协处理器、第五协处理器、第六协处理器、第七协处理器、第八协处理器和第九协处理器；
所述第一协处理器具体为数据加密算法DES协处理器；所述第二协处理器具体为高级加密算法AES协处理器；所述第三协处理器具体为公开密码密钥算法RSA协处理器；所述第四协处理器具体为数字哈希算法协处理器；所述第五协处理器具体为国密SM1协处理器；所述第六协处理器具体为国密SM2协处理器；所述第七协处理器具体为国密SM3协处理器；所述第八协处理器具体为国密SM4协处理器；所述第九协处理器具体为真随机数协处理器；
所述多个第一接口模块具体为第一一类接口模块、第二一类接口模块、第三一类接口模块、第四一类接口模块、第五一类接口模块、第六一类接口模块、第七一类接口模块、第八一类接口模块和第九一类接口模块；
所述多个第二接口模块具体为第一二类接口模块和第二二类接口模块；
所述第一一类接口模块具体为安全数据输入输出SDIO接口模块；所述第二一类接口模块具体为通用输入输出GPIO接口模块；所述第三一类接口模块具体为内部集成电路I2C接口模块；所述第四一类接口模块具体为串行外设SPI接口模块；所述第五一类接口模块具体为异步收发传输器UART接口模块；所述第六一类接口模块具体为国际标准化组织ISO7816接口模块；所述第七一类接口模块具体为移动产业处理器接口MIPI接口模块；所述第八一类接口模块具体为数字摄像头DCMI接口模块；所述第九一类接口模块具体为磁条接口模块；所述第一二类接口模块具体为液晶显示器LCD接口模块，第二二类接口模块具体为通用串行总线USB2.0 OTG接口模块；
所述第一安全模块具体为第一一类安全模块，所述第一一类安全模块用于安全固件加载处理；
所述多个第二安全模块具体为第一二类安全模块、第二二类安全模块、第三二类安全模块、第四二类安全模块和第五二类安全模块，所述第一二类安全模块用于自毁处理，所述第二二类安全模块用于内嵌存储器保护处理，所述第三二类安全模块用于环境参数监测处理，所述第四二类安全模块用于防SPA/DPA攻击处理，所述第五二类安全模块用于外部入侵传感器处理；
所述第一安全模块组具体用于，当所述主处理器通过所述第二高速数据总线连接所述第一低速数据总线向所述第一安全模块发送主动任务启动指令之后，所述第一安全模块根据获取的所述主动任务启动指令进行本地任务处理并生成第四执行结果，所述第一安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第四执行结果；
所述第二安全模块组具体用于，当所述第二安全模块的报警条件满足之后，所述第二安全模块生成中断标识，所述第二安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述中断标识，所述主处理器根据获取的所述中断标识进行本地任务处理生成防御任务启动指令，所述主处理器通过所述第二高速数据总线连接所述第一低速数据总线向所述第二安全模块发送所述防御任务启动指令，所述第二安全模块根据获取的所述防御任务启动指令进行本地任务处理并生成第五执行结果，所述第二安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第五执行结果；
所述第一一类安全模块具体用于在进行安全固件加载处理时，接收由所述主处理器发送的所述主动任务启动指令与固件数据；根据所述固件数据进行安全装载处理并生成装载执行结果；并将所述装载执行结果通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器进行发送；
所述第一二类安全模块具体用于在进行自毁处理时，对自毁条件是否满足进行轮询；当所述自毁条件满足时，所述第一二类安全模块生成自毁中断标识；并通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述自毁中断标识；并接收由所述主处理器发送的根据所述自毁中断标识配置生成的自毁指令；并根据所述自毁指令进行对应的本地自毁处理并生成自毁结果；并通过第一低速数据总线连接所述第二高速数据总线向主处理器1发送所述自毁结果。
2.根据权利要求1所述芯片，其特征在于，
所述多个第一存储模块具体为第一一类存储模块、第二一类存储模块和第三一类存储模块；所述第一一类存储模块用于密钥数据存储，所述第二一类存储模块用于一次性数据存储，所述第三一类存储模块用于应用数据存储；
所述多个第二存储模块具体为第一二类存储模块和第二二类存储模块；所述第一二类存储模块用于不可修改执行代码存储，所述第二二类存储模块用于可修改执行代码存储。
3.根据权利要求1所述芯片，其特征在于，
所述第一存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第一存储模块发送应用数据读写指令之后，所述第一存储模块根据获取的所述应用数据读写指令进行本地应用数据读写处理并生成第一执行结果，所述第一存储模块通过所述第一高速数据总线向所述主处理器发送所述第一执行结果；
所述第二存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第二存储模块发送代码读写指令之后，所述第二存储模块根据获取的所述代码读写指令进行本地代码读写处理并生成第二执行结果，所述第二存储模块通过所述第一高速数据总线向所述主处理器发送所述第二执行结果。
4.根据权利要求1所述芯片，其特征在于，
所述协处理器模块组具体用于，当所述主处理器通过所述第二高速数据总线向所述协处理器发送加解密数据之后，所述协处理器根据获取的所述加解密数据进行本地计算处理并生成第三执行结果，所述协处理器通过所述第二高速数据总线向所述主处理器发送所述第三执行结果。
5.根据权利要求1所述芯片，其特征在于，
所述第一接口模块组具体用于, 当所述第一接口模块获取外部设备发送的第一接收数据发送请求之后，所述第一接口模块根据所述第一接收数据发送请求启动本地数据接收处理从所述外部设备获取第一接收数据，所述第一接口模块成功获取所述第一接收数据之后通过所述第二低速数据总线连接所述第二高速数据总线向所述主处理器发送第一数据准接收指令，所述主处理器根据获取的所述第一数据准接收指令进行本地任务处理并生成第一数据接收指令，所述主处理器通过所述第二高速数据总线连接所述第二低速数据总线向所述第一接口模块发送所述第一数据接收指令，所述第一接口模块获取所述第一数据接收指令之后通过所述第二低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第一接收数据，所述主处理器启动本地数据接收处理获取所述第一接收数据并生成第六执行结果，所述主处理器向所述第一接口模块发送所述第六执行结果；
所述第一接口模块组具体用于，当所述主处理器通过所述第二高速数据总线连接所述第二低速数据总线向所述第一接口模块发送第一数据发送指令与第一发送数据之后，所述第一接口模块根据获取的所述第一数据发送指令进行第一数据发送处理向所述外部设备发送所述第一发送数据，所述外部设备完成本地数据接收处理并获取所述第一发送数据之后向所述第一接口模块发送处理结果，所述第一接口模块根据获取的所述处理结果生成第七执行结果，所述第一接口模块通过所述第二低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第七执行结果；
所述第二接口模块组具体用于, 当所述第二接口模块获取外部设备发送的第二数据发送请求之后，所述第二接口模块根据所述第二数据发送请求启动本地数据接收处理从所述外部设备获取第二接收数据，所述第二接口模块成功获取所述第二接收数据之后通过所述第二高速数据总线向所述主处理器发送第二数据准接收指令，所述主处理器根据获取的所述第二数据准接收指令进行本地任务处理并生成第二数据接收指令，所述主处理器通过所述第二高速数据总线向所述第二接口模块发送所述第二数据接收指令，所述第二接口模块获取所述第二数据接收指令之后通过所述第二高速数据总线向所述主处理器发送所述第二接收数据，所述主处理器启动本地数据接收处理获取所述第二接收数据并生成第八执行结果，所述主处理器向所述第二接口模块发送所述第八执行结果；
所述第二接口模块组具体用于，当所述主处理器通过所述第二高速数据总线向所述第二接口模块发送第二数据发送指令与第二发送数据之后，所述第二接口模块根据获取的所述第二数据发送指令进行第二数据发送处理向所述外部设备发送所述第二发送数据，所述外部设备完成本地数据接收处理并获取所述第二发送数据之后向所述第二接口模块发送处理结果，所述第二接口模块根据获取的所述处理结果生成第九执行结果，所述第二接口模块通过所述第二高速数据总线向所述主处理器发送所述第九执行结果。
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* Cited by examiner, † Cited by third party
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CN111857673A (zh) * 2020-07-31 2020-10-30 深圳暨达科技有限公司 一种安全核心处理器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536486A (zh) * 2003-04-04 2004-10-13 上海华园微电子技术有限公司 可自测试的带微处理器的智能卡芯片
US7353362B2 (en) * 2003-07-25 2008-04-01 International Business Machines Corporation Multiprocessor subsystem in SoC with bridge between processor clusters interconnetion and SoC system bus
CN1777076A (zh) * 2004-11-16 2006-05-24 深圳安凯微电子技术有限公司 一种时分－同步码分多址接入的基带芯片
EP2663106B1 (en) * 2012-05-08 2017-02-15 Nxp B.V. Secure near field communication solutions and circuits
CN103955733B (zh) * 2014-04-22 2017-02-15 中国工商银行股份有限公司 电子身份证芯片卡、读卡器、电子身份证验证系统和方法
CN105631366A (zh) * 2015-10-13 2016-06-01 上海磁宇信息科技有限公司 一种加密芯片及其加密方法
CN107124277B (zh) * 2016-02-25 2023-08-11 上海航天智能装备有限公司 一种基于国家商用密码算法的硬拷贝控制系统
CN107562689A (zh) * 2016-07-01 2018-01-09 华为技术有限公司 一种系统级芯片和终端
CN205945737U (zh) * 2016-08-24 2017-02-08 泰利美信（苏州）医疗科技有限公司 一种具有电源管理模块的nfc芯片
CN106683272A (zh) * 2016-11-11 2017-05-17 西安远眺网络科技有限公司 一种集成了多种读卡接口及国密算法的金融产品模块
CN206639797U (zh) * 2017-03-29 2017-11-14 美的智慧家居科技有限公司 一种系统级封装芯片
CN109598105B (zh) * 2018-12-03 2020-09-29 深圳忆联信息系统有限公司 一种微控制器安全加载固件的方法、装置、计算机设备及存储介质

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