CN110297802A - 一种新型处理器之间互联结构 - Google Patents
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Abstract
本发明涉及一种新型处理器之间互联结构，包括最底层、中间层和最高层，所述最底层包括有多个处理器组、共享加速器组、共享存贮器、总线连接器，所述处理器组组设置多个内核，多个处理器组同时连接有共享加速器组和共享存贮器，所述中间层设有多个路由节点，一个所述路由节点与每个处理器组的多个内核挂接，所述最高层设有输入/输出控制器，所述输入/输出控制器连接路由节点。本发明的有益效果是：采用一个路由节点挂接多个内核的方式，以此减少运算核心在整个多核系统内部数据交互的跳数。同时，输入/输出控制器也采用同样的方式链接路由节点，以改善多核系统外部与多核系统内部数据交互的跳数。
Description
技术领域
本发明涉及处理器技术领域，具体的说是一种新型处理器之间互联结构。
背景技术
现代处理器体系结构通常均支持多处理器互联以实现更大规模的CC-NUMA 系统。在系统中处理器可直接访问系统中的全部地址区间同时为高端服务器及高性能计算提供高效的同步通信机制；另外，也是片外
连接处理器片内多核拓扑结构的高速枢纽。因此处理器互联体系结构设计是高性能计算机系统设计的关键技术。
作为保障信息安全的重要手段之一，密码算法在整个信息系统中占有非常重要的地位。随着用户对信息安全越来越重视，加密模式正朝着多协议配合完成的复杂加密模式发展，同时密码算法也正朝着大位宽、可重构的方向发展。传统的单核密码处理器已经无法满足新型加密模式和复杂密码算法日益增长的性能需求。
相对于单核处理器而言， 多核处理器可以提供更强的处理能力。采用多核处理器是解决当前复杂密码算法实现高性能计算的有效方案。但是当前面向密码操作的专用多核处理器仍没有相对成熟的设计技术。结合多核处理器设计技术和密码算法硬件实现技术，所以亟需一种新型处理器之间互联结构，可面向多任务密码算法的多核密码处理器，用于满足信息安全领域日益增长的需求。
发明内容
针对上述现有技术不足，本发明提供一种新型处理器之间互联结构。
本发明提供的一种新型处理器之间互联结构是通过以下技术方案实现的：
一种新型处理器之间互联结构，包括最底层、中间层和最高层，所述最底层包括有多个处理器组、共享加速器组、共享存贮器、总线连接器，所述处理器组组设置多个内核，多个处理器组同时连接有共享加速器组和共享存贮器，所述中间层设有多个路由节点，一个所述路由节点与每个处理器组的多个内核挂接，所述最高层设有输入/输出控制器，所述输入/输出控制器连接路由节点。
优选的，所述内核数量为 4或8。
优选的，所述处理器组通过仲裁器连接加速器和总线连接器。
本发明的有益效果是：
1、采用一个路由节点挂接多个内核的方式，以此减少运算核心在整个多核系统内部数据交互的跳数。同时，输入/输出控制器也采用同样的方式链接路由节点，以改善多核系统外部与多核系统内部数据交互的跳数；
2、利用输入/输出控制器增强了处理器组与高层网络通信的灵活性，实现了处理器组内部通信与外部通信的分离，为有序、高效的通信提供了结构上的支持。
3、具有较高的密码算法适应性和较高的密码处理性能，不仅实
现了对公开对称密码算法密码处理性能的有效加速，而且还可以支持几乎所有其他同类密码算法。
附图说明
图1是本发明结构示意图；
图2是本发明最底层结构示意图；
图3是本发明实施例2结构示意图。
具体实施方式
下面将通过实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图1所示的一种新型处理器之间互联结构，包括最底层、中间层和最高层，所述最底层包括有4个处理器组、共享加速器组、共享存贮器、总线连接器，所述处理器组组设置4个内核（core），多个处理器组同时连接有共享加速器组和共享存贮器，所述处理器组通过仲裁器连接加速器和总线连接器，所述中间层设有多个路由节点Q，一个所述路由节点与每个处理器组的多个内核挂接，所述最高层设有输入/输出控制器，所述输入/输出控制器连接路由节点。
实施例2
如图3所示，所述处理器组通过仲裁器连接加速器和总线连接器。
如图1-2所示的处理器之间互联结构，在整个多核系统内部建立了三层结构的立体多核系统。最底层分布着密码运算内核（core），负责基本的密码运算操作。中间层分布着路由节点Q，负责将最底层运算核间所通信数据进行整个多核结构的传输。最高层为对外接口层，通过输入/ 输出控制器与外界的数据交互。
以上所述实施例仅表示本发明的实施方式，其描述较为具体和详细，但并不能理解为对本发明范围的限制。应当指出的是，对于本领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明保护范围。
Claims (3)
1.一种新型处理器之间互联结构，其特征在于：包括最底层、中间层和最高层，所述最底层包括有多个处理器组、共享加速器组、共享存贮器、总线连接器，所述处理器组组设置多个内核，多个处理器组同时连接有共享加速器组和共享存贮器，所述中间层设有多个路由节点，一个所述路由节点与每个处理器组的多个内核挂接，所述最高层设有输入/输出控制器，所述输入/输出控制器连接路由节点。
2.根据权利要求1所述的一种新型处理器之间互联结构，其特征在于:所述内核数量为4或8。
3.根据权利要求1所述的一种新型处理器之间互联结构，其特征在于:所述处理器组通过仲裁器连接加速器和总线连接器。
Priority Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021082990A1 (zh) * | 2019-10-31 | 2021-05-06 | 中兴通讯股份有限公司 | 基于pcie总线的多芯片互联系统 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102497411A (zh) * | 2011-12-08 | 2012-06-13 | 南京大学 | 面向密集运算的层次化异构多核片上网络架构 |
| CN104506310A (zh) * | 2015-01-09 | 2015-04-08 | 中国人民解放军信息工程大学 | 一种多核密码处理器的片上网络拓扑结构及路由算法 |
| CN105207957A (zh) * | 2015-08-18 | 2015-12-30 | 中国电子科技集团公司第五十八研究所 | 一种片上网络多核架构 |
| CN207529364U (zh) * | 2017-08-09 | 2018-06-22 | 葛松芬 | 一种并行处理器阵列结构 |
| US20190004878A1 (en) * | 2017-07-01 | 2019-01-03 | Intel Corporation | Processors, methods, and systems for a configurable spatial accelerator with security, power reduction, and performace features |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102497411A (zh) * | 2011-12-08 | 2012-06-13 | 南京大学 | 面向密集运算的层次化异构多核片上网络架构 |
| CN104506310A (zh) * | 2015-01-09 | 2015-04-08 | 中国人民解放军信息工程大学 | 一种多核密码处理器的片上网络拓扑结构及路由算法 |
| CN105207957A (zh) * | 2015-08-18 | 2015-12-30 | 中国电子科技集团公司第五十八研究所 | 一种片上网络多核架构 |
| US20190004878A1 (en) * | 2017-07-01 | 2019-01-03 | Intel Corporation | Processors, methods, and systems for a configurable spatial accelerator with security, power reduction, and performace features |
| CN207529364U (zh) * | 2017-08-09 | 2018-06-22 | 葛松芬 | 一种并行处理器阵列结构 |
Non-Patent Citations (1)
| Title |
|---|
| 徐金甫 等: ""密码多核处理器互联结构研究与设计"", 《电子技术应用》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021082990A1 (zh) * | 2019-10-31 | 2021-05-06 | 中兴通讯股份有限公司 | 基于pcie总线的多芯片互联系统 |
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