CN110111234B - 一种基于神经网络的图像处理系统架构 - Google Patents
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Abstract
本发明公开了一种图像处理系统架构，包括像素阵列、突触阵列和神经元电路阵列。突触阵列包括多级突触阵列，神经元电路阵列包括多级神经元电路阵列，其中每两级神经元电路阵列中的任两个神经元之间分别由一个突触阵列中的一个突触连接。本发明的图像处理不需要经过额外的模拟数字信号间的转化，可以实时并行处理，提高了处理速度。
Description
技术领域
本发明涉及CMOS集成电路设计领域，特别涉及一种基于神经网络的图像处理系统架构。
背景技术
随着CMOS集成电路工艺的发展，电子成像产品在日常生活、工业生产中的应用越来越广泛。相应的，图像处理技术能够作为图像自动化处理技术，在智能监控、航空航天、智能驾驶、快速识别、精确捕捉等关键领域起到了重要作用。人工智能算法的发展也加速了图像处理的广泛度。在现如今的应用中，图像处理系统往往由两个部分组合而成，如图1所示。前一个部分是图像传感器，主要包括感光像素阵列和相应的模数转化电路，作用是将光信号转化成由多位数字信号组成的电信号。后一个部分是ISP模块，即图像信号处理模块，主要作用是将传感器输出的数字电信号经过处理后得到相应的结果。现在流行的一种方式是将AI算法，即人工智能算法集成在该模块中，这些算法遵循一些经典的图像处理原则，从而完成一些特定特征的识别。这种图像处理系统处理图像信息精度较高，可靠性号，但是也存在一些缺点，主要包括：1、物理空间开销大。图像传感和处理分别属于两个系统，在集成的时候，不仅两个系统需要占用各自的放置面积，两系统之间的互连也存在相应的空间面积损耗；2、工作速度存在瓶颈。由于两个系统之间存在互连，那么这些互联线的带宽往往将成为整个系统速度的瓶颈。即便各自系统的速度很快，由于传输带宽的限制，整个系统只能处在低速运行的状态；3、图像处理局限性。一般的算法，一旦写入ISP，将无法更改，那么算法能够处理图像的能力也就限定在了该算法能够支持的图像处理特征上，对图像处理的灵活度会有一定的局限性。
发明内容
本发明的主要目的在于克服现有技术的缺陷，提供一种图像处理速度快、且占用面积小的图像处理系统架构。
为达成上述目的，本发明提供一种基于神经网络的图像处理系统架构，包括像素阵列、突触阵列和神经元电路阵列，其中突触阵列包括第1级至第n级突触阵列，神经元电路阵列包括第1级至第n+1级神经元电路阵列，其中第i级神经元电路阵列和第i+1级神经元电路阵列中的每一个神经元之间分别由一个第i级突触阵列中的一个突触相连接，其中n为大于等于2的正整数，i为大于等于1小于等于n的正整数。
优选地，所述像素阵列、突触阵列和神经元电路阵列分别位于上层芯片、中间层芯片和下层芯片上，形成3D堆叠结构。
优选地，第1级神经元电路阵列中神经元的数量与所述像素阵列中像素的数量相同，所述第1级神经元电路阵列的各神经元分别和所述像素阵列中的各像素一一对应相连。
优选地，每一所述神经元包括前神经元和后神经元；其中对于第j级神经元电路阵列的一个神经元，其前神经元接收采样信号，并传输突触电信号给第j级突触阵列中与之对应相连的突触；其后神经元接收第j-1级突触阵列中对应相连的突触输出的突触电信号，并输出采样信号给同一神经元的所述前神经元；其中j为大于等于2且小于等于n的正整数；
对于第1级神经元电路阵列，所述前神经元接收来自所述像素阵列的采样信号，并传输突触电信号给第2级突触阵列中对应相连的突触；所述后神经元不工作；
对于第n+1级神经元电路阵列，所述前神经元不工作，所述后神经元接收第n级突触阵列中对应相连的突触输出的突触电信号并输出作为所述图像处理系统架构的最终输出信号。
优选地，所述神经元电路阵列还用于在训练期间改变所述突触的突触权重；对于第j级神经元电路阵列的一个神经元，该神经元的后神经元判断是否更新突触权重，并在判断更新突触权重时输出反馈信号通过所述突触反馈至所述第j-1级神经元电路阵列中对应相连的前神经元，并共同改变所述突触的突触权重。
优选地，每一所述前神经元包括采样模块、反馈处理模块和第一输出控制模块；所述采样模块用于接收所述采样信号，所述反馈处理模块用于接收所述反馈信号；所述第一输出控制模块用于控制信号传输以输出所述突触电信号；
每一所述后神经元包括判决模块、反馈输出模块和第二输出控制模块，所述判决模块用于接收所述突出电信号并判断是否更新突触权重，所述反馈输出模块用于产生所述反馈信号，所述第二输出控制模块用于控制信号传输以输出所述反馈信号和所述采样信号。
优选地，所述突触为电学参数随外界电信号变化的非易失性存储器件，所述突触权重与所述非易失性存储器件的所述电学参数相关。
优选地，所述非易失性存储器件为多值阻变式存储器或多个并联的单值阻变式存储器。
优选地，第i级神经元电路阵列中的一个前神经元和第i+1级神经元电路阵列中的一个后神经元控制所述外界电信号而改变连接这两者的第i级突触阵列中的突触的阻值，以改变该突触的突触权重。
相较于现有技术，本发明的整个图像处理系统架构由于减少了像素阵列和神经网络之间的额外连接，在速度和面积上都有显著优势，图像处理不再经过额外的模拟数字信号间的转化，图像数据可以实时并行处理。此外，由于神经网络是一个可以训练的网络，如果需要改变图像处理功能或者对处理结果不满意，只要重新训练可以达到所需的效果，提高了灵活度。相对于传统算法的固定性，利用神经网络对图像处理的自由度更高。
附图说明
图1所示为现有技术的图像处理系统架构；
图2所示为本发明一实施例的基于神经网络的图像处理系统架构的示意图；
图3所示为本发明一实施例的神经网络中两级神经元电路阵列架构的平面示意图；
图4所示为本发明一实施例的神经网络中两级神经元电路阵列架构的立体示意图；
图5所示为本发明一实施例的两级神经元信号传输示意图；
图6所示为本发明一实施例的单个神经元的内部方块图；
图7所示为本发明一实施例的一个后神经元判决模块的示意图；
图8所示为本发明一实施例的前后神经元训练时序示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
以下结合附图1-7和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
请参见图2，本发明的基于神经网络的图像处理系统架构包括像素阵列和神经网络。像素(PD)阵列的作用是将光信号转化成电信号，并将此电信号转移到神经网络的输入端，作为初始图像电信号。神经网络由多级构成，包括突触阵列和神经元电路阵列。较佳的，像素阵列，突触阵列和神经元电路阵列在物理结构上各自占据一层芯片层，像素阵列在上层、突触阵列在中间层、神经元电路阵列在下层，由此形成3D立体堆叠结构，减小图像处理系统架构的物理空间。
请参阅图3和图4，突触阵列和神经元电路阵列也为多级构成。突触阵列和神经元电路阵列在系统逻辑结构上分别属于不同级。具体的，在像素阵列的后级，是第1级神经元电路阵列，其神经元数量与像素阵列的像素(PD)数量一致，且每个神经元分别和像素阵列中的各像素一一对应相连。第1级神经元电路阵列后面是第1级突触阵列，第1级突触阵列后面是第2级神经元电路阵列。第1级神经元电路阵列和第2级神经元电路阵列的每一个神经元之间都分别由一个第1级突触阵列中的突触相连接，第1级突触阵列中突触的数量是第1级神经元电路阵列的神经元数量和第2级神经元电路阵列的神经元数量的乘积。第2级神经元电路阵列后面是第2级突触阵列，第2级突触阵列后面是第3级神经元电路阵列，以此类推，第N级神经元电路阵列后面是第N级突触阵列，第N级突触阵列后面是第N+1级神经元电路阵列。其中，N是不低于2的自然数。
神经网络每两级之间的电路连接如图3所示，每个神经元包括一个前神经元和一个后神经元。在神经网络的每两级中，前一级任一个前神经元和后一级任一个后神经元通过突触连接。神经元由标准CMOS工艺制造的元器件构成，可模拟神经元的传输、分析能力。突触由电学参数随外界电信号变化的非易失性存储器件构成，可以经过特定的电信号控制电学参数的变化，从而模拟出突触的权重变化。
多级神经网络是由单级叠加而成，图4所示为一个示意性的三级神经网络架构图。每一级神经元电路阵列中的神经元数量不同，第1级最多，第3级最少。第1级的神经元电路阵列中神经元的数量与像素阵列中像素的数量是一致的。第1级神经元电路阵列中的每一个神经元与第2级的每一个神经元通过突触相互连接，第2级神经元中的每一个神经元与第3级的每一个神经元通过突触相互连接。在图4中，为了图示的简洁性，只是示意性的画出了第1级的每一个神经元与第2级的其中一个神经元的突触连接，以及第2级的每一个神经元与第3级的其中一个神经元的突触连接。在其它实施例中，每一级神经元电路阵列的神经元数量也可以一致。
如前所述，每一神经元包括前神经元和后神经元。图5为两级神经元信号传输的示意图。如图5所示，对于每两级神经元电路阵列来说，前级的前神经元接收采样信号，并传输突触电信号给相连的突触；后级的后神经元收集相连的突触传递的突触信号，并输出电信号(即采样信号)给同一神经元中的前神经元。例外情况是，第1级神经元电路阵列中神经元的后神经元不参与工作，前神经元的采样信号由像素阵列直接提供，最后级神经元电路阵列中神经元的前神经元不参与工作，后神经元输出信号直接作为图像处理的最终输出信号。
需要注意的是，本发明的图像处理系统架构可进行训练。训练是图像处理系统架构产生图像处理能力的关键步骤，其在训练完成后具备图像处理能力，可以正常使用。图像处理系统架构可以经过多次训练，也可以对系统进行重置，然后再次训练。本发明中，神经元电路阵列在训练期间改变突触的突触权重。对于每两级神经元，假设前一级的一个前神经元通过突触对应连接后一级的一个后神经元，那么后一级的该后神经元根据其接收的突触电信号判断是否更新突触权重，并在判断更新突触权重时输出反馈信号通过突触反馈至该前一级的前神经元，并与该前神经元共同改变突触的突触权重。
每个神经元从外界获取的信号包括突触电信号和反馈信号，传输给外界的信号也包括突触电信号和反馈信号。请参见图6，每个前神经元包括采样模块、反馈处理模块和第一输出控制模块；采样模块用于接收采样信号，反馈处理模块用于接收反馈信号；第一输出控制模块用于负责协调信号的传输，使信号在合理的时序下工作，最终输出突触电信号。每个后神经元包括判决模块、反馈输出模块和第二输出控制模块，判决模块用于接收突出电信号并判断是否更新突触权重，反馈输出模块用于产生反馈信号，第二输出控制模块用于负责协调信号的传输，使信号在合理的时序下工作，最终输出采样信号给同一神经元的前神经元和输出反馈信号给上一级的前神经元。
请参见图7，图7是本实施方案中的后神经元的判决模块，前一级神经元的电信号经过突触产生电流，可以发现，电流在经过权重大的突触时会具有更高电流值的期望，相对的，权重小的突触经过的电流往往比较小，这与实际的神经网络有很大的相似性。后神经元的判决模块首先将这些电流简单相加，然后通过电容充电的方式，与给定的参考电平比较，只要有足够的电荷充入，就判断产生反馈信号，可以激活后续更新突触权重的一系列的动作。
本实施例中，在突触电学结构上是一个两端器件，在电学特性上是一种可以通过外界电信号来改变阻值的阻变器件。通常可以采用具备多值电阻变化能力的新型非易失存储器，如阻变式存储器RRAM、PCRAM等，或者也可以由多个并联结构的具备单值阻变能力的新型非易失存储器，如MRAM、FeRAM、RRAM、PCRAM等，来实现。不失一般性的，也可以采用面积较小的具备此类性质的其他电学器件来实现突触。突触权重与突触的阻值相关，即突触阻值的变化对应权重的改变。阻值变小，权重变大；阻值变大，权重变小。并且，只有在加在其两端的电信号超过一定阈值才能发生阻值的变化，即权重改变。在本实施例中，第i级神经元电路阵列中的一个前神经元和第i+1级神经元电路阵列中的一个后神经元控制外界电信号来改变连接这两者的突触的阻值，从而达到权重的改变。
接下来将对本发明的图像处理系统架构神经网络训练过程加以说明。图7是大致的前后两级神经元的训练流程时序，基本遵循同步时钟规则。整个系统中存在一个全局时钟信号，几乎所有的操作均按照同步方式进行。首先，整个系统初始化，所有状态都恢复成初始状态。在训练过程时，如图7所示，先进行采样环节。当像素(PD)阵列感光时，会产生一系列的光电流，经读取电路转化成电压信号。当采样时刻到来时，该电压信号就会进入第1级神经元电路阵列的前神经元的采样模块，由于在此刻没有接收到反馈信号，因此直接会将该信号输出给与它连接的每一个突触，即电信号传输环节。每一个突触根据自身电阻的区别产生相应的电流传输给第2级神经元电路阵列中的后神经元，后神经元将电流累加后存入电容中，作为积累电荷。电信号传输可以持续一个或者多个时钟周期。一般而言，只进行一次采样不会让判决生效，因此立刻进入下一个采样。如此循环往复几次后，在某一个电信号传输环节，判决模块的比较器输出发生跳变，那么判决模块立刻产生反馈信号给前级的前神经元，同时也产生输出信号(采样信号)。判决的跳变是异步工作模式，可以不遵从于时钟周期，只要发生跳变，立刻实行后续操作。那么，下一个周期到来时，由于已经有反馈信号，所以进入更新权重模式。该模式需要相互连接的第1级的前神经元和第2级的后神经元配合，产生使得突触两端，即阻变式存储器RRAM两端可以发生阻值变化的电信号配置，从而改变该突触的权重。与该后神经元相连的突触都会发生阻值的变化，即权重的改变。在完成权重更新后，第1级所有神经元全部恢复初始状态，进入下一个训练循环。
更后级的神经元工作方式与上述第1、2级的工作方式类似，只是接收的突触电信号也需要通过前级的神经元来提供，在向后递进的过程中，电信号的产生频率会更低，所以需要更多的时钟周期来完成一次权重更新。只要保证足够长的训练时间，那么信号最终也会传递到最后一级神经元，实现整个训练流程。训练完成后，整个系统具备了识别图像某些特征的能力，从而可以进行使用阶段。
综上所述，本发明的整个系统架构模拟的是现实中的神经网络的架构，由于在整个网络中并没有指示需要训练某些特定的特征，那么最终的训练结果是比较随机的。一类随机性是对图像的不同特征的判定，神经元级数越多，这类随机性就会越大，每个最后一级神经元所代表的判定结果会越丰富多样。另一类随机性是对图像的同一种特征的不同区域抓取判定，神经元级数较少，但是一级神经元数量较多时，每个最后一级神经元所代表的判定结果更多的会是同一种特征，但是判定的图像区域不同。如果对本次的训练不满意，可以直接重置进行再训练，直到获得满意的处理结果。由于该神经网络具有多级神经元结构，每一次训练，可以通过合理的信号触发机制更新各个神经元之间的连接权重。经过多次训练，最终可以将神经网络训练成具有特定图像处理能力的系统。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
Claims (9)
1.一种基于神经网络图像处理系统架构的装置，其特征在于，所述图像处理系统架构包括像素阵列、突触阵列和神经元电路阵列，其中突触阵列包括第1级至第n级突触阵列，神经元电路阵列包括第1级至第n+1级神经元电路阵列，其中第i级神经元电路阵列和第i+1级神经元电路阵列中的每一个神经元之间分别由一个第i级突触阵列中的一个突触相连接，每一所述神经元包括前神经元和后神经元；对于第i级神经元电路阵列的一个神经元，其前神经元接收采样信号，并传输突触电信号给第i级突触阵列中与之对应相连的突触；其后神经元接收第j-1级突触阵列中对应相连的突触输出的突触电信号，并输出采样信号给同一神经元的所述前神经元；其中n为大于等于2的正整数，i为大于等于1小于等于n的正整数。
2.根据权利要1所述的图像处理系统架构的装置，其特征在于，所述像素阵列、突触阵列和神经元电路阵列分别位于上层芯片、中间层芯片和下层芯片上，形成3D堆叠结构。
3.根据权利要1所述的图像处理系统架构的装置，其特征在于，第1级神经元电路阵列中神经元的数量与所述像素阵列中像素的数量相同，所述第1级神经元电路阵列的各神经元分别和所述像素阵列中的各像素一一对应相连。
4.根据权利要1-3任一项所述的图像处理系统架构的装置，其特征在于，
对于第1级神经元电路阵列，所述前神经元接收来自所述像素阵列的采样信号，并传输突触电信号给第2级突触阵列中对应相连的突触；所述后神经元不工作；
对于第n+1级神经元电路阵列，所述前神经元不工作，所述后神经元接收第n级突触阵列中对应相连的突触输出的突触电信号并输出作为所述图像处理系统架构的最终输出信号。
5.根据权利要求4所述的图像处理系统架构的装置，其特征在于，所述神经元电路阵列还用于在训练期间改变所述突触的突触权重；对于第i级神经元电路阵列的一个神经元，该神经元的后神经元判断是否更新突触权重，并在判断更新突触权重时输出反馈信号通过所述突触反馈至所述第i-1级神经元电路阵列中对应相连的前神经元，并共同改变所述突触的突触权重。
6.根据权利要求5所述的图像处理系统架构的装置，其特征在于，每一所述前神经元包括采样模块、反馈处理模块和第一输出控制模块；所述采样模块用于接收所述采样信号，所述反馈处理模块用于接收所述反馈信号；所述第一输出控制模块用于控制信号传输以输出所述突触电信号；
每一所述后神经元包括判决模块、反馈输出模块和第二输出控制模块，所述判决模块用于接收所述突出电信号并判断是否更新突触权重，所述反馈输出模块用于产生所述反馈信号，所述第二输出控制模块用于控制信号传输以输出所述反馈信号和采样信号。
7.根据权利要求5所述的图像处理系统架构的装置，其特征在于，所述突触为电学参数随外界电信号变化的非易失性存储器件，所述突触权重与所述非易失性存储器件的所述电学参数相关。
8.根据权利要求7所述的图像处理系统架构的装置，其特征在于，所述非易失性存储器件为多值阻变式存储器或多个并联的单值阻变式存储器。
9.根据权利要求8所述的图像处理系统架构的装置，其特征在于，第i级神经元电路阵列中的一个前神经元和第i+1级神经元电路阵列中的一个后神经元控制所述外界电信号而改变连接这两者的第i级突触阵列中的突触的阻值，以改变该突触的突触权重。
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