CN110007397A - 用于硅光子应用的应力隔离 - Google Patents

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Abstract

描述了最小化或消除硅光子集成电路(Si‑PIC)和具有一个或多个Si‑PIC的半导体封装(Si‑PIC封装)中的应力的技术。Si‑PIC或Si‑PIC封装包括应力最小化解决方案，其有助于通过选择性地隔离光子和/或电子器件，通过隔离Si‑PIC或Si‑PIC封装中的作为应力源的部件或器件，或通过隔离Si‑PIC封装中的Si‑PIC来滤除应力。应力最小化解决方案可以包括策略性放置的空腔和台状物，其有助于最小化或防止应力传递到Si‑PIC或Si‑PIC封装中的一个或多个光子和/或电子器件。

Description

用于硅光子应用的应力隔离
技术领域
实施例总体上涉及硅光子集成电路(Si-PIC)和包括一个或多个Si-PIC的半导体封装(Si-PIC封装)。更具体而言，实施例涉及最小化或消除Si-PIC和Si-PIC封装中的应力的技术。
背景技术
与包括电子集成电路(电子IC管芯)的电子器件相比，包括一个或多个Si-PIC的电子系统可以在较长距离上表现出相对较高的带宽数据传输速率，并具有相对较少的铜互连。这是因为数据从电信号转换为光信号，然后通过波导和光纤进行传输。
Si-PIC是可以用于电子系统(例如，交换机或服务器)的半导体管芯的示例。Si-PIC能够传送和接收光信号(例如，光脉冲等)，其可用于传送数据(例如，大批数据等)。通常，使用绝缘体上硅(SOI)技术形成Si-PIC。SOI技术需要使用分层的硅-绝缘体-硅衬底。更具体而言，该分层衬底包括由硅(Si)形成的第一层，由设置在第一层上的绝缘材料形成的第二层，以及由设置在第二层上的Si形成的第三层。第一层和第三层中的硅可以具有彼此不同的性质或特性。第二层可以是掩埋氧化物层。绝缘体材料可以由硅石(即，二氧化硅)和/或任何其他适当的绝缘体形成。通常，第三层被称为传输光信号的有源层。该有源层也是光刻图案化、外延生长和/或通过其他类似的制造技术结合或形成一个或多个光子器件之处。
如在本文中所使用的，光子器件包括在Si-PIC的有源层中或上制造的任何光学结构，其引导、生成、操纵或检测光信号(例如，光脉冲等)。光子器件的示例包括以下中的一个或多个：(i)由III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铝镓(AlGaAs)、磷化铟(InP)等)形成的激光光源或放大器；(ii)光学调制器(例如Mach-Zehnder干涉仪(MZI)、电吸收调制器(EAM)等)；(iii)微光学系统(例如透镜、透镜阵列等)；(iv)光电探测器；(v)光学开关；以及(vi)用于将光信号传输到其他光子器件和从其他光子器件传输光信号的一个或多个硅波导。
如在本文中所用，Si-PIC的半导体封装是指用于在Si-PIC与外界之间进行光、电、热、机械和/或化学连接的一系列技术和技术能力。这种Si-PIC封装的示例包括下列中的一个或多个：(i)一个或多个Si-PIC；(ii)一个或多个电子IC管芯；(iii)封装衬底(例如，由硅或其他材料、有机构造材料、模具等形成的载体衬底)；(iv)用于将管芯耦合到封装衬底、封装中的另一个部件或另一个封装的互连结构(例如，引线键合、凸块、微凸块、柱等)；以及(v)一个或多个热冷却部件(例如，至少一个散热器、至少一个热沉等)。
可能影响Si-PIC封装的一个问题是由用于形成封装的一个或多个工艺引入到封装中的不需要的应力。应力可能会损坏Si-PIC封装中的一个或多个光子和/或电子器件。这种损坏可能造成光子和/或电子器件失效，导致光子器件的破坏，或造成光子性能或目标波长的退化和/或使寿命衰减。例如，Si-PIC封装可以包括：(i)焊接到散热器上的激光光源；以及(ii)焊接到热沉上的散热器。该焊接过程将激光器机械地耦合到具有不同热膨胀系数的衬底，这可能在激光器工作并产生热量时将机械应力引入到封装中，其会对激光光源施加应力或应变。施加到激光器的应力或应变可能导致激光光源的损坏或操作波长的偏移。局部应力可能对Si-PIC封装的一个或多个光子器件产生不利影响，从而引起一个或多个光子器件的折射率的变化。这样的变化可能由温度和/或压力变化引起，并且每个变化都可能影响光子器件的性能。
附图说明
本文中描述的实施例在附图的各图中是通过示例而非限制的方式示出的，其中相似的附图标记表示相似的特征。此外，在图中省略了一些细节，以免使本文所述的发明构思难以理解或费解。
图1是根据实施例的利用透镜耦合到光纤的示例性Si-PIC的横截面图示。
图2示出了根据实施例的Si-PIC收发器的顶侧图示。
图3A-3B示出了根据一个实施例的包括应力最小化解决方案的Si-PIC封装的横截面侧图示。
图3C示出了根据一个实施例的图3A-3B中所示的Si-PIC封装的俯视图示。
图4A-4B示出了根据一个实施例的包括应力最小化解决方案的Si-PIC的横截面侧图示和俯视图示。
图5A-5B示出了根据另一实施例的包括应力最小化解决方案的Si-PIC的横截面侧图示和俯视图示。
图6包括根据一个实施例的在硅衬底中形成应力最小化解决方案的方法的横截面侧图示和俯视图示。
图7是根据一个或多个实施例的利用半导体封装的计算机系统的示意性框图的图示。
具体实施方式
本文中描述的实施例提供了最小化或消除Si-PIC或Si-PIC封装中的应力的技术。对于一个实施例，Si-PIC或Si-PIC封装包括应力最小化解决方案，其有助于通过选择性地隔离光子和/或电子器件来滤除应力。光子器件的示例包括但不限于激光源、激光放大器、光学调制器，以及波导和光电探测器(例如，如图1所示等)。对于一个实施例，Si-PIC封装包括应力最小化解决方案，其有助于隔离Si-PIC封装中的作为应力源的部件。电子器件的示例包括但不限于以下中的一个或多个：(i)电子IC管芯，例如驱动器、时钟数据恢复重定时芯片、跨阻抗放大器等；以及(ii)包括至少一个电子IC管芯的电子IC封装。对于一个实施例，Si-PIC封装包括应力最小化解决方案，其有助于隔离Si-PIC封装中的作为应力源的部件。Si-PIC封装中的作为应力源的部件的示例包括但不限于以下中的一个或多个：(i)一个或多个Si-PIC；(ii)一个或多个电子IC管芯；(iii)封装衬底；(iv)用于将管芯耦合到封装衬底、封装中的另一个部件或另一个封装的互连结构(例如，引线键合、凸块、微凸块、柱等)；以及(v)一个或多个热冷却部件(例如，至少一个散热器、至少一个热沉等)。这些部件和用于保护其电互连以及其布局的封装的热膨胀系数的不匹配和不同的散热功率可以在封装上产生应力变化。对于一个实施例，Si-PIC封装包括应力最小化解决方案，其有助于通过选择性地将Si-PIC本身与Si-PIC封装的一个或多个部件隔离来滤除应力。对于一个实施例，Si-PIC包括应力最小化解决方案，其有助于通过选择性地将一个或多个光子器件和/或电子器件与Si-PIC的一个或多个部件或器件隔离来滤除应力。
对于一个实施例，应力最小化解决方案包括策略性放置的空腔和台状物(stage)，其最小化或防止应力传递到Si-PIC或Si-PIC封装中的一个或多个光子和/或电子器件。空腔可以位于封装衬底和Si-PIC中的一个或多个中。空腔也可以被设置成远离用于将光子器件和/或Si-PIC本身耦合到封装的其他部件(例如，封装衬底、散热器、热沉等)的一个或多个互连结构。在具体实施例中，应力最小化解决方案包括正交于一个或多个光子器件的风险应力的方向放置的至少一个空腔。在实施例中，通过正交于与Si-PIC封装或Si-PIC相关联的风险应力的方向从Si-PIC封装或Si-PIC去除材料来形成至少一个空腔。取决于系统需要，例如，与Si-PIC或Si-PIC封装相关联的激光光栅的方向，风险应力的方向可以被设计为与光敏结构正交。
由本文中描述的技术的实施例产生许多优点。这些当前可用技术的示例包括但不限于最小化或消除由于对Si-PIC封装中的一个或多个管芯、一个或多个光子和/或电子器件以及一个或多个部件的应力而导致的损坏。这可以有助于延长Si-PIC和Si-PIC封装的寿命，并有助于提高Si-PIC和/或Si-PIC封装中的管芯、光子和/或电子器件以及部件的性能和寿命，而无需使用昂贵的分立的外部激光器解决方案。此外，本文中描述的应力最小化解决方案的实施例可以有助于提高封装的可靠性并最小化来自封装设计引起的Si-PIC上的残余应力的风险，所述残余应力可能导致包括管芯的Si-PIC或器件的性能的退化。本文中描述的应力最小化解决方案的实施例还可以有助于最小化来自组装/测试过程相互作用引起的传递到Si-PIC的应力的风险，所述应力可能导致包括管芯的Si-PIC或器件的性能的退化(除了最小化封装中的残余应力的风险之外的应力)。此外，本文中描述的应力最小化解决方案的实施例还可以有助于消除材料约束，否则就需要遵循该材料约束以便最小化Si-PIC和Si-PIC封装中的应力。这种约束的示例包括通过以下方式间接地最小化Si-PIC和Si-PIC封装中的应力的要求：(i)调节组装工艺参数(例如，使用环氧树脂固化温度以减小残余应力等)；或(ii)做出使Si-PIC和Si-PIC封装中的应力最小化的设计选择(例如，使用引线键合将封装衬底连接到Si-PIC，而不是使用倒装芯片互连结构，例如凸块、柱、微凸块，或使用底部填充组分，例如环氧树脂等)。
图1示出了经由透镜116耦合到光纤118的Si-PIC 100的截面图的图示。Si-PIC100可以是接收器。可以使用SIO技术形成Si-PIC 100。结果，Si-PIC可以包括有源层102，其中器件外延地形成在硅(Si)层上，由合适的材料(例如，硅石等)形成的绝缘体层104，以及由硅形成的基底层106。
如图所示，有源层102位于Si-PIC 100的正面108上。有源层102捕获光电探测器中的光信号或光脉冲，然后通过未示出的互连将电流电气传输出表面108并到达系统或封装。在一些情况下，有源层102可以包括一个或多个电子连接，或者可以具有结合到该表面的其他分立电子器件(例如，电子IC管芯、电子IC管芯封装等)。对于一个实施例，有源层102包括以下中的一个或多个：(i)一个或多个光子器件；以及(ii)一个或多个电子互连。
可以在有源层102内或上制造一个或多个光子器件。在图1所示的接收器中使用的光子器件的示例是光电探测器，但是类似地在发射器设备上可以包括但不限于以下中的一个或多个：(i)由III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铝镓(AlGaAs)、磷化铟(InP)等)形成的激光光源或放大器；(ii)光学调制器(例如，Mach-Zehnder干涉仪(MZI)、电吸收调制器(EAM)等)；(iii)微光学系统(例如，透镜、透镜阵列等)；(iv)光电探测器；(v)光学开关；以及(vi)用于将光信号传输到其他光子器件和从其他光子器件传输光信号的一个或多个硅波导。另外，有源层102还可以包括与光子器件一起制造的电子器件。可以包括在有源层102中的电子器件的示例是晶体管、电容器、电阻器和/或电感器。这些光子和电子器件的标准制造工艺是互补金属氧化物-半导体(CMOS)工艺。
绝缘体层104(由适当的材料(例如，硅石等)形成)可以设置在有源层102与基底层106之间。基底层106位于Si-PIC的背面110上。基底层106是体硅层，其为Si-PIC 100提供支撑。
可以使用光纤连接器或透镜结构116来耦合Si-PIC 100和光纤118。衍射光栅耦合器122和/或反射结构124可以用于将光信号120从有源层102引导到光纤118以及从光纤118引导到有源层102，或者位于进入光源正下方的光电探测器可以用于整体捕获光。
衍射光栅耦合器122是有源层102中的光刻制造结构，其被设计为将光信号衍射到有源层102内的一个或多个光子器件并衍射来自其的光信号。使用衍射光栅耦合器122的一个好处是衍射光栅耦合器122可以同时执行多个光学操作。反射结构124是位于Si-PIC 100的正面108内的光学结构。反射结构124被设计为反射光信号120。例如，反射结构124可以是反射镜或者一层或多层薄金属膜。而且，应该注意，即使在图1的该示例中，在Si-PIC 100中使用反射和衍射结构的组合，但替代的说明性实施例可以在Si-PIC 100中仅使用反射结构或者可以仅使用衍射结构。类似地，光路可以在平面中而不是垂直于有源层平面。为简单起见，仅示出了一种实施方式。
如上所述，有源层102传输光信号120。这些光信号120通过衍射光栅耦合器122从具有有源层102的平面衍射出。反射结构124反射朝向Si-PIC 100的正面108衍射的光信号120。结果，光信号120的大部分(如果不是全部的话)被引导通过Si-PIC 100。在基底层106的背面110，可以通过衍射光栅耦合器122和反射结构124使光信号120准直。Si-PIC 100可以被设计为将光信号120准直或聚焦到光纤连接器116。经准直的光信号120可以包括多个平行的光脉冲，它们在传播时缓慢扩散。光纤连接器116连接到光纤118。
尽管图1中示出的所示实施例集中在Si-PIC 100上方的至光纤的直光纤连接器的布置上，但如本领域中已知的，其他光纤连接器的布置也是可能的。此外，图1中所示的光信号120源自外部激光源。例如，如图1所示，光信号120源自产生光信号120(图1中未示出)并且耦合到光纤118的激光源。然而，其他实施例不限于此。例如，光信号120可以直接源自Si-PIC 100上的III-V族器件/材料的混合或异构集成。
图2示出了根据实施例的Si-PIC收发器202的顶侧图示。如图所示，Si-PIC收发器202包括可以生长或结合到Si-PIC的一个或多个第一光子器件201和用于调制光的一个或多个第二光子器件203。一个或多个硅波导205可以用于将光信号传输到其他光子器件201和203以及从其他光子器件201和203传输光信号。在一些实施例中，Si-PIC收发器202可以包括在Si-PIC上制造或者与Si-PIC结合的一个或多个电子器件207。在一些实施例中，使电子器件或电路207直接在光学调制器203之上或之下调制光信号是有利的。在上面结合图1描述了可以在Si-PIC收发器202上设置或形成的光子器件和电子器件的示例。
现在参考图3A-3B，其示出了横截面侧图示300和350，所述图示示出了根据一个实施例的包括应力最小化解决方案的Si-PIC封装。图示300示出了处于未弯曲状态的封装(即，没有应力施加到封装)，图示350示出处于弯曲状态的封装(即，一些应力施加到封装)。
现在参考图3A，图示300示出了包括封装衬底303的半导体封装，封装衬底303具有形成在其中的至少一个三维(3D)蚀刻空腔301。对于一个实施例，由于空腔301的形成，在封装衬底303中产生台状物311。此外，在台状物311上设置或形成互连305(例如，凸块、微凸块、柱、底部填充组分、环氧树脂、其组合等)。一个或多个Si-PIC 313经由互连305耦合到台状物311。对于一个实施例，可以在表面325和327上形成或设置对应力不敏感的一个或多个部件(例如，电子器件、电子IC管芯、电子IC封装、散热器、热沉等)。
Si-PIC封装中的应力会导致激光器性能退化，这可能是由激光器中的光栅的间距变化引起的。通常，光栅的间距确定了所产生的激光的波长。结果，间距变化可能导致侧模波长的产生增加，这又会导致不合格的侧模抑制比(即，峰值波长与侧模波长的比率)。除此之外，光波导的折射率也可能由于应力而改变，这会使Si-PIC 313或包括这种管芯的封装的性能退化。应力可能不限于直接的机械相互作用。应力变化也可能由热应变引起，这也会导致激光器退化。
对于一个实施例，空腔301和台状物311有助于通过将一个或多个Si-PIC 313和互连303与封装衬底303去耦合来减轻影响封装中的光子和/或电子器件的应力。如图3A所示，互连303可能是潜在的应力源。
对于一个实施例，通过正交于与Si-PIC 313相关联的风险应力的方向307(例如，激光光栅的方向等)从封装衬底303去除(例如，蚀刻、钻孔、降解牺牲材料等)材料来形成空腔301。在实施例中，通过正交于与Si-PIC封装或Si-PIC 313相关联的风险应力的方向从封装衬底303去除材料来形成空腔301中的至少一个。风险应力的方向可以是与Si-PIC 313或Si-PIC封装相关联的激光光栅的方向。风险应力的方向可以是与Si-PIC 313或Si-PIC封装的一个或多个光子器件相关联的激光光栅的方向。以这种方式，可以将应力从应力敏感的Si-PIC 313垂直地转移掉。
现在参考图3B，图示350示出了在应力施加到封装之后图3A中所示的相同半导体封装。如图所示，施加到封装的应力被引入到封装衬底303的部分325和327中，并使这些部分弯曲(即，应变)。然而，台状物311和互连303不受应力的影响，结果，Si-PIC 313不受应力的影响。
图3C示出了俯视图示375，其示出了根据一个实施例的图3A-3B中所示的Si-PIC封装。如图所示，空腔301由布线路径315分开。这些布线路径315至少部分地形成图3A-3C所示的半导体封装的内部布线线路。尽管在图3C中仅示出了两个布线路径315，但是可以在图3A-3C所示的半导体封装内形成更多或更少的导电布线路径315。例如，可以存在一个、两个、三个或任何数量的布线路径315。对于一个实施例，导电布线路径315中的至少一个与Si-PIC 313物理地、光学地和/或电气地耦合。对于一个实施例，导电布线路径315中的至少一个与互连305物理地和/或电气地耦合。布线路径315可以由铜或任何其他适当的金属、金属合金或材料形成。
现在参考图4A-4B，其分别示出了横截面侧图示400和俯视图示450，所述图示示出了根据另一实施例的包括应力最小化解决方案的Si-PIC 403。图示400和450示出处于未弯曲状态的Si-PIC 403(即，没有应力施加到Si-PIC 403)。应当理解，当Si-PIC 403处于弯曲状态(即，一些应力施加到封装)时，空腔401和台状物411有助于最小化施加到Si-PIC 403的应力。
现在参考图4A，图示400示出了Si-PIC 403，其包括形成在其中的至少一个3D蚀刻空腔401。对于一个实施例，由于空腔401的形成，在Si-PIC 403中产生浮置台状物411。此外，在台状物411上设置或形成互连405(例如，凸块、微凸块、柱、底部填充组分、环氧树脂、其组合等)。Si-PIC 403经由互连405耦合到封装衬底(未示出)。
对于一个实施例，在Si-PIC 403的有源层的一个或多个部分(例如，表面425、表面427等)上形成一个或多个光子和/或电子器件，而不在Si-PIC 403的有源层的一个或多个其他部分(例如，台状物411等)上形成任何光子和/或电子器件。即，Si-PIC 403的一个或多个部分可以用于接收来自应力源的应力，从而保护Si-PIC 403的具有光子和/或电子器件的一个或多个其他部分免受应力的影响。以这种方式，空腔401和台状物411有助于通过将形成在Si-PIC 403上的光子和/或电子器件与应力源(例如，用于将Si-PCI管芯403耦合到封装衬底的互连405等)去耦合来减轻应力(例如，应力引起的激光器退化等)。
对于一个实施例，通过正交于与Si-PIC 403相关联的风险应力的方向407从Si-PIC 403去除(例如，蚀刻、钻孔等)材料来形成空腔401。风险应力的方向可以是与Si-PIC403相关联的激光光栅的方向或与Si-PIC 403的一个或多个光子器件相关联的激光光栅的方向。以这种方式，可以将应力从Si-PIC 403正交地转移掉。
现在参考图4B，其示出了俯视图示450，所述图示示出了根据一个实施例的图4A中所示的Si-PIC封装403。如图所示，空腔401由布线路径415(其也可以称为波导路径415)分开。这些布线路径415至少部分地形成Si-PIC 403的内部布线线路。尽管在图4B中仅示出了两个布线路径415，但是可以在Si-PIC 403内形成更多或更少的导电布线路径415。例如，可以存在一个、两个、三个或任何数量的布线路径415。对于一个实施例，导电布线路径415中的至少一个与形成在Si-PIC 403上的一个或多个光子和/或电子器件物理地、光学地和/或电气地耦合。对于一个实施例，导电布线路径415中的至少一个与互连405物理地和/或电气地耦合。布线路径415可以由铜或任何其他适当的金属、金属合金或材料形成。路径415可以通过波导将光信号传送到较大的Si-PIC 403。对于一些实施例，光学通路可以穿过区域415，并且适当的材料将包括包覆在氧化物中的硅波导脊或本领域中已知的任何其他类似结构。
现在参考图5A-5B，其分别示出了横截面侧图示500和俯视图示550，所述图示示出了根据又一实施例的包括应力最小化解决方案的Si-PIC 503。图示500和550示出了处于未弯曲状态的Si-PIC 503(即，没有应力施加到Si-PIC 503)。应当理解，当Si-PIC 503处于弯曲状态(即，一些应力施加到封装)时，空腔501和台状物511有助于最小化或消除施加到SI-PIC 503的应力。
现在参考图5A，图示500示出了Si-PIC 503，其包括形成在其中的至少一个3D蚀刻空腔501。对于一个实施例，由于空腔501的形成，在Si-PIC 503中产生浮置台状物511。此外，在Si-PIC 503的与台状物511不同且与台状物511分离的顶表面525上设置或形成互连505(例如，凸块、微凸块、柱、底部填充组分、环氧树脂、其组合等)。Si-PIC 503经由互连505耦合到封装衬底(未示出)。
对于一个实施例，在Si-PIC 503的有源层的一个或多个部分(例如，台状物511、表面527等)上形成一个或多个光子和/或电子器件，而不在Si-PIC 503的有源层的一个或多个其他部分(例如，表面525等)上形成任何光子和/或电子器件。即，Si-PIC 503的一个或多个部分可以用于接收来自应力源的应力，从而保护Si-PIC 503的具有光子和/或电子器件的一个或多个其他部分免受应力的影响。以这种方式，空腔501和台状物511有助于通过将形成在Si-PIC 503上的光子和/或电子器件与应力源(例如，用于将Si-PCI 503耦合到封装衬底的互连505等)去耦合来减轻应力(例如，应力引起的激光器退化等)。
对于一个实施例，通过正交于与Si-PIC 503相关联的风险应力的方向507从Si-PIC 503去除(例如，蚀刻、钻孔等)材料来形成空腔501。风险应力的方向可以是与Si-PIC503相关联的激光光栅的方向或与Si-PIC 503的一个或多个光子器件相关联的激光光栅的方向。以这种方式，可以将应力从Si-PIC 503正交地转移掉。
现在参考图5B，其示出了俯视图示550，所述图示示出了根据一个实施例的图5A中所示的Si-PIC封装503。如图所示，空腔501由布线路径515(其也可以称为波导路径515)分开。这些布线路径515至少部分地形成Si-PIC 503的内部布线线路。尽管在图5B中仅示出了两个布线路径515，但是可以在Si-PIC 503内形成更多或更少的导电布线路径515。例如，可以存在一个、两个、三个或任何数量的布线路径515。对于一个实施例，导电布线路径515中的至少一个与形成在Si-PIC 503上的一个或多个光子和/或电子器件物理地、光学地和/或电气地耦合。对于一个实施例，导电布线路径515中的至少一个与互连505物理地和/或电气地耦合。布线路径515可以由铜或任何其他适当的金属、金属合金或材料形成。路径515可以通过波导将光信号传送到较大的Si-PIC 503。对于一些实施例，光学通路可以穿过区域515，并且适当的材料将包括包覆在氧化物中的硅波导脊或本领域中已知的任何其他类似结构。
应当理解，可以在包括空腔和台状物的Si-PIC或Si-PIC封装的多个部分上形成互连。对于第一示例，并且关于图5A，可以在表面525、表面527和台状物511中的两个或更多个上形成互连505。对于第二示例，并且关于图4A，可以在表面425、表面427和台状物411中的两个或更多个上形成互连405。对于第三示例，并且关于图3A，可以在表面325、表面327和台状物311中的两个或更多个上形成互连305。
图6包括根据一个实施例的在硅衬底609中形成应力最小化解决方案的方法600的横截面侧图示和俯视图示。方法600包括操作601、603、605和607。
方法600开始于操作601。在此，提供硅衬底609。对于一个实施例，硅衬底609是Si-PIC的有源层的部分。对于另一实施例，硅衬底609是耦合到Si-PIC并用于形成Si-PIC封装的载体衬底(例如，芯片载体等)的部分。在操作603处，在硅衬底609中形成至少一个开口611。对于第一示例，经由任何适当的蚀刻技术(例如，湿法蚀刻技术、各向异性湿法蚀刻技术、等离子体蚀刻技术、光刻技术等)在硅衬底609中形成多个开口611。对于第二示例，经由任何其他适当的技术(例如，激光钻孔技术等)在硅衬底609中形成多个开口611。如图6所示，通过由硅衬底609形成的柱617将开口611分开。
方法600前进到操作605，其中在硅衬底609上设置硅层613。对于一个实施例，硅层613结合到硅衬底609的暴露的顶面619。结合技术包括但不限于直接结合技术、熔合结合技术、等离子体活化结合技术、表面活化结合技术、超高真空(UHV)技术、通过化学机械抛光(CMP)的表面活化技术、以及用于实现化学活化的表面处理技术。对于另一个实施例，硅层613可以经由任何适当的粘合剂(例如，一个或多个粘合层，一种或多种粘合油墨，一种或多种粘合膜，一种或多种粘合膏等)附着到暴露的顶表面619。方法600在操作607结束，其中去除硅层613的部分以形成台状物615和空腔621。可以使用任何适当的技术(例如，蚀刻、钻孔等)来执行去除硅层613的部分。台状物615可以与上面结合图1-5B描述的任何台状物类似或相同。空腔621可以与上面结合图1-5B描述的任何空腔类似或相同。
图7示出了根据一个实施例的计算机系统700的示意图。计算机系统700(也被称为电子系统700)可以包括根据如本公开中阐述的任何实施例及其等同方案的半导体封装(例如，包括Si-PIC、Si-PIC封装的半导体封装等)。计算机系统700可以是移动设备、上网本计算机、无线智能电话、台式计算机、手持阅读器、服务器系统、网络系统、超级计算机或高性能计算系统。
电子系统700可以是包括系统总线720的计算机系统，系统总线720用于电耦合电子系统700的各种部件。根据各种实施例，系统总线720是总线或总线的任何组合。电子系统700包括向集成电路710提供电力的电压源730。对于一个实施例，电压源730通过系统总线720向集成电路710供应电流。
根据实施例，集成电路710电耦合到系统总线720并且包括任何电路或电路的组合。对于实施例，集成电路710包括可以是任何类型的处理器712。如在本文中所使用的，处理器712可以表示任何类型的电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器或其他处理器。对于实施例，处理器712包括根据任何实施例及其等同方案的半导体封装(例如，包括Si-PIC、Si-PIC封装的半导体封装等)或与其耦合，如在前述说明书中所描述的。对于实施例，在处理器的高速缓存存储器中存在静态随机存取存储器(SRAM)实施例。可以包括在集成电路710中的其他类型的电路是定制电路或专用集成电路(ASIC)，例如用于无线设备的通信电路714，无线设备例如是蜂窝电话、智能电话、寻呼机、便携式计算机、双向无线电设备和类似的电子系统，或服务器的通信电路。对于实施例，集成电路710包括诸如SRAM的管芯上存储器716。对于实施例，集成电路710包括嵌入式管芯上存储器716，例如嵌入式动态随机存取存储器(eDRAM)。对于一个实施例，管芯上存储器716可以用包括应力最小化解决方案的一个或多个实施例的工艺来封装，如在前述说明书中所描述的。
对于实施例，集成电路710由后续集成电路711补充。有用的实施例包括双处理器713和双通信电路715以及诸如SRAM的双管芯上存储器717。对于实施例，双集成电路710包括诸如eDRAM的嵌入式管芯上存储器717。
对于实施例，电子系统700还包括外部存储器740，外部存储器740又可以包括适合于特定应用的一个或多个存储器元件，例如RAM形式的主存储器742、一个或多个硬盘驱动器744、和/或处理可移除介质746(例如，磁盘、光盘(CD)、数字多用盘(DVD)、闪存驱动器和本领域已知的其他可移除介质)的一个或多个驱动器。根据实施例，外部存储器740还可以是嵌入式存储器748，例如管芯叠置体中的第一管芯。
对于实施例，电子系统700还包括显示设备750和音频输出760。对于实施例，电子系统700包括输入设备，例如控制器770，其可以是键盘、鼠标、轨迹球、游戏控制器、麦克风、语音识别设备或将信息输入到电子系统700中的任何其他输入设备。对于实施例，输入设备770是相机。对于实施例，输入设备770是数字录音机。对于实施例，输入设备770是相机和数字录音机。
根据本文在各种实施例中阐述的若干公开实施例中的任何实施例及其本领域所认识到的等同方案，集成电路710或711中的至少一个可以在许多不同的实施例中实现，包括如在本文中所描述的半导体封装(例如，包括Si-PIC、Si-PIC封装的半导体封装等)、电子系统、计算机系统、制造集成电路的一种或多种方法、以及制造包括半导体封装(例如，Si-PIC封装等)的电子组件的一种或多种方法。根据本文阐述的若干公开实施例中的任何实施例及其本领域所认识到的等同方案，元件、材料、几何形状、尺寸和操作顺序都可以变化以适应根据任何半导体封装(例如，包括Si-PIC、Si-PIC封装的半导体封装等)的特定的I/O耦合要求，包括阵列触点数量，嵌入在处理器安装衬底中的微电子管芯的阵列触点配置。可以包括基础衬底，如图7的虚线所示。还可以包括无源器件，也如图7中所示。
在整个说明书中对“一个实施例”、“实施例”，“另一个实施例”及其变型的引用意味着结合实施例描述的特定特征、结构、配置或特性包括在至少一个实施例中。因此，在整个说明书中各处出现的短语“对于一个实施例”、“在实施例中”、“在另一个实施例中”或其变型不一定是指同一实施例。此外，特定特征、结构、配置或特性可以在一个或多个实施例中以任何适当的方式组合。
在前述说明书中使用的术语“在……之上”、“到”、“在……之间”、“到……上”和“在……上”是指一层相对于其他层的相对位置。在另一层“之上”或“上”或结合“到”或“接触”另一层的一层可以与另一层直接接触，或者可以具有一个或多个中间层。在层“之间”的一层可以与所述层直接接触，或者可以具有一个或多个中间层。
以上结合如在本文中描述的一个或多个实施例提供的说明也可以用于其他类型的IC封装和混合的逻辑-存储器封装叠置体，所述实施例作为形成半导体封装的工艺的部分而包括在内。另外，处理顺序可以与晶圆级封装(WLP)兼容，并与表面安装衬底(例如，LGA、QFN和陶瓷衬底)集成。
在前述说明书、摘要和/或附图中，阐述了许多具体细节，例如具体材料和处理操作，以便提供对本文中所描述的实施例的透彻理解。然而，显而易见的是，可以在没有这些具体细节的情况下实施本文中所描述的任何实施例。在其他情况下，没有详细描述公知的特征，例如半导体管芯的集成电路，以免不必要地使本文中所描述的实施例难以理解。此外，应当理解，附图中示出并结合附图描述的各种实施例是说明性表示，并且不一定按比例绘制。因此，在不背离结合前述说明书、摘要和/或附图描述的实施例的更广泛精神和范围的情况下，可以进行各种修改和/或改变。
本文中所描述的实施例包括一种半导体封装，其包括：硅光子集成电路(Si-PIC)；以及封装衬底，包括多个空腔、台状物和一个或多个暴露的顶表面，其中Si-PIC位于台状物上并经由一个或多个互连结构耦合到台状物。
另外的实施例包括半导体封装，其中一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
另外的实施例包括半导体封装，其中封装衬底还包括形成在衬底的一个或多个暴露的顶表面上的一个或多个电子部件。
另外的实施例包括半导体封装，其中Si-PIC包括以下中的一个或多个：一个或多个光子器件；以及一个或多个电子器件。
本文中所描述的实施例包括一种半导体封装，其包括：硅光子集成电路(Si-PIC)；以及封装衬底，包括多个空腔、台状物和暴露的顶表面，其中Si-PIC位于台状物上，其中电部件位于暴露的顶表面上，并且其中Si-PIC和电部件经由一个或多个互连结构耦合到封装衬底。
另外的实施例包括半导体封装，其中一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
另外的实施例包括半导体封装，其中封装衬底还包括第二暴露的顶表面，其中第二电子部件位于第二暴露的顶表面上并经由一个或多个互连结构耦合到封装衬底。
另外的实施例包括半导体封装，其中Si-PIC包括以下中的一个或多个：一个或多个光子器件；以及一个或多个电子器件。
本文中所描述的实施例包括一种硅光子集成电路(Si-PIC)，其包括：一个或多个暴露的顶表面；多个空腔；以及台状物，其中台状物包括形成在其上的一个或多个互连结构。
另外的实施例包括Si-PIC，其中多个空腔和台状物形成在Si-PIC的有源硅层中或上。
另外的实施例包括Si-PIC，其中一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
另外的实施例包括Si-PIC，其中封装衬底耦合到一个或多个互连结构。
另外的实施例包括Si-PIC，其中Si-PIC还包括以下中的一个或多个：形成在一个或多个暴露的顶表面上的一个或多个光子器件；以及一个或多个电子器件。
本文中所描述的实施例包括一种Si-PIC，其包括：多个空腔；台状物；以及一个或多个暴露的顶表面，其中一个或多个暴露的顶表面中的一个包括形成在其上的一个或多个互连结构。
另外的实施例包括Si-PIC，其中多个空腔和台状物形成在Si-PIC的有源硅层中或上。
另外的实施例包括Si-PIC，其中一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
另外的实施例包括Si-PIC，其中封装衬底耦合到一个或多个互连结构。
另外的实施例包括Si-PIC，其中Si-PIC还包括以下中的一个或多个：在一个或多个暴露的顶表面中的另一个上或在台状物上形成的一个或多个光子器件；以及一个或多个电子器件。
本文中所描述的实施例包括一种形成半导体封装的方法，其包括：在封装衬底中形成多个空腔、台状物和一个或多个暴露的顶表面；以及在台状物上设置硅光子集成电路(Si-PIC)，Si-PIC经由一个或多个互连结构耦合到台状物。
另外的实施例包括方法，其中形成多个空腔包括：通过正交于与Si-PIC相关联的风险应力的方向从封装衬底去除材料来形成多个空腔中的至少一个。
本文中所描述的实施例包括一种形成半导体封装的方法，其包括：在封装衬底中形成多个空腔、台状物和暴露的顶表面；将硅光子集成电路(Si-PIC)设置平状物台上，Si-PIC经由一个或多个互连结构耦合到状物台；以及将电部件设置在暴露的顶表面上，电部件经由一个或多个互连结构耦合到暴露的顶表面。
另外的实施例包括方法，其中形成多个空腔包括：通过正交于与Si-PIC相关联的风险应力的方向从封装衬底去除材料来形成多个空腔中的至少一个。
本文中所描述的实施例包括形成一种硅光子集成电路(Si-PIC)的方法，其包括：在硅衬底中形成一个或多个暴露的顶表面、多个空腔和台状物；以及在台状物上形成一个或多个互连结构。
另外的实施例包括方法，其中形成多个空腔包括：通过正交于与Si-PIC相关联的风险应力的方向从硅衬底去除材料来形成多个空腔中的至少一个。
本文中所描述的实施例包括一种形成硅光子集成电路(Si-PIC)的方法，其包括：在硅衬底中形成一个或多个暴露的顶表面、多个空腔和台状物；以及在一个或多个暴露的顶表面中的一个上形成一个或多个互连结构。
另外的实施例包括方法，其中形成多个空腔包括：通过正交于与Si-PIC相关联的风险应力的方向从硅衬底去除材料来形成多个空腔中的至少一个。
如在本文中所使用的，“至少一个”、“一个或多个”以及“和/或”是开放式表达，其在操作中既是连续的又是分开的。例如，表达“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B和C中的一个或多个”、“A、B或C中的一个或多个”、以及“A、B和/或C”中的每一个表示单独的A、单独的B、单独的C、A和B在一起、A和C在一起、B和C在一起、或A、B和C在一起。
所附权利要求中使用的术语不应被解释为将结合前述说明书、摘要和/或附图描述的任何实施例限制为前述说明书、摘要、附图和/或权利要求中阐述的特定实施例。相反，权利要求的范围应根据已确立的权利要求解释原则来解释。

Claims (26)

1.一种半导体封装，包括：
硅光子集成电路(Si-PIC)；以及
封装衬底，包括多个空腔、台状物和一个或多个暴露的顶表面，其中，所述Si-PIC位于所述台状物上并经由一个或多个互连结构耦合到所述台状物。
2.根据权利要求1所述的半导体封装，其中，所述一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
3.根据权利要求1-2中任一项所述的半导体封装，其中，所述封装衬底还包括形成在所述衬底的所述一个或多个暴露的顶表面上的一个或多个电子部件。
4.根据权利要求1-2中任一项所述的半导体封装，其中，所述Si-PIC包括以下中的一个或多个：
一个或多个光子器件；以及
一个或多个电子器件。
5.一种半导体封装，包括：
硅光子集成电路(Si-PIC)；以及
封装衬底，包括多个空腔、台状物和暴露的顶表面，其中，所述Si-PIC位于所述台状物上，其中，电部件位于所述暴露的顶表面上，并且其中，所述Si-PIC和所述电部件经由一个或多个互连结构耦合到所述封装衬底。
6.根据权利要求5所述的半导体封装，其中，所述一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
7.根据权利要求5-6中任一项所述的半导体封装，其中，所述封装衬底还包括第二暴露的顶表面，其中，第二电子部件位于所述第二暴露的顶表面上并经由所述一个或多个互连结构耦合到所述封装衬底。
8.根据权利要求5-6中任一项所述的半导体封装，其中，所述Si-PIC包括以下中的一个或多个：
一个或多个光子器件；以及
一个或多个电子器件。
9.一种硅光子集成电路(Si-PIC)，包括：
一个或多个暴露的顶表面；
多个空腔；以及
台状物，其中，所述台状物包括形成在其上的一个或多个互连结构。
10.根据权利要求9所述的Si-PIC，其中，所述多个空腔和所述台状物形成在所述Si-PIC的有源硅层中或上。
11.根据权利要求9-10中任一项所述的Si-PIC，其中，所述一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
12.根据权利要求9-10中任一项所述的Si-PIC，其中，封装衬底耦合到所述一个或多个互连结构。
13.根据权利要求9-10中任一项所述的Si-PIC，其中，所述Si-PIC还包括以下中的一个或多个：
形成在所述一个或多个暴露的顶表面上的一个或多个光子器件；以及
一个或多个电子器件。
14.一种硅光子集成电路(Si-PIC)，包括：
多个空腔；
台状物；以及
一个或多个暴露的顶表面，其中，所述一个或多个暴露的顶表面中的一个包括形成在其上的一个或多个互连结构。
15.根据权利要求14所述的Si-PIC，其中，所述多个空腔和所述台状物形成在所述Si-PIC的有源硅层中或上。
16.根据权利要求14-15中任一项所述的Si-PIC，其中，所述一个或多个互连结构包括凸块、微凸块、柱、底部填充组分、环氧树脂及其组合中的一种或多种。
17.根据权利要求14-15中任一项所述的Si-PIC，其中，封装衬底耦合到所述一个或多个互连结构。
18.根据权利要求14-15中任一项所述的Si-PIC，其中，所述Si-PIC还包括以下中的一个或多个：
在所述一个或多个暴露的顶表面中的另一个上或在所述台状物上形成的一个或多个光子器件；以及
一个或多个电子器件。
19.一种形成半导体封装的方法，包括：
在封装衬底中形成多个空腔、台状物和一个或多个暴露的顶表面；以及
在所述台状物上设置硅光子集成电路(Si-PIC)，所述Si-PIC经由一个或多个互连结构耦合到所述台状物。
20.根据权利要求19所述的方法，其中，形成所述多个空腔包括：
通过正交于与所述Si-PIC相关联的风险应力的方向从封装衬底去除材料来形成所述多个空腔中的至少一个。
21.一种形成半导体封装的方法，包括：
在封装衬底中形成多个空腔、台状物和暴露的顶表面；
将硅光子集成电路(Si-PIC)设置在所述台状物上，所述Si-PIC经由一个或多个互连结构耦合到所述台状物；以及
将电部件设置在所述暴露的顶表面上，所述电部件经由一个或多个互连结构耦合到所述暴露的顶表面。
22.根据权利要求21所述的方法，其中，形成所述多个空腔包括：
通过正交于与所述Si-PIC相关联的风险应力的方向从所述封装衬底去除材料来形成所述多个空腔中的至少一个。
23.一种硅光子集成电路(Si-PIC)的方法，包括：
在硅衬底中形成一个或多个暴露的顶表面、多个空腔和台状物；以及
在所述台状物上形成一个或多个互连结构。
24.根据权利要求23所述的方法，其中形成所述多个空腔包括：通过正交于与所述Si-PIC相关联的风险应力的方向从所述硅衬底去除材料来形成所述多个空腔中的至少一个。
25.一种形成硅光子集成电路(Si-PIC)的方法，包括：
在硅衬底中形成一个或多个暴露的顶表面、多个空腔和台状物；以及
在所述一个或多个暴露的顶表面中的一个上形成一个或多个互连结构。
26.根据权利要求25所述的方法，其中，形成所述多个空腔包括：
通过正交于与Si-PIC相关联的风险应力的方向从所述硅衬底去除材料来形成所述多个空腔中的至少一个。
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