CN109960679A - 用于控制多点互连的时钟信号的占空比的系统、装置和方法 - Google Patents

用于控制多点互连的时钟信号的占空比的系统、装置和方法 Download PDF

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Abstract

在实施例中，主机控制器耦合到互连，多个设备可以耦合到该互连。主机控制器可以包括：第一驱动器，其用于根据总线时钟信号将第一信息驱动到互连上；第一接收器，其用于根据总线时钟信号经由互连从多个设备中的至少一个接收第二信息；以及时钟发生电路，其用于生成具有非对称占空比的总线时钟信号。描述并要求保护其他实施例。

Description

用于控制多点互连的时钟信号的占空比的系统、装置和方法
技术领域
实施例涉及经由多点总线结构的通信。
背景技术
许多不同类型的已知总线和其他接口用于使用各种互连拓扑来连接不同的组件。例如，片上总线用于耦合给定集成电路(IC)的不同片上组件，例如处理器、片上系统等。外部总线可以用于通过诸如母板、电线等电路板上的互连迹线来耦合给定计算系统的不同组件。
最近的多点接口技术是改进的基于集成电路(I3C)规范的总线，预期可从移动工业处理器接口(MIPI)联盟TM(www.mipi.org)获得。该接口有望用于经由主机控制器或输入/输出控制器将设备(例如内部或外部传感器等)连接到主机处理器、应用处理器或独立设备。
附图说明
图1是根据本发明的实施例的系统的框图。
图2是根据本发明的另一实施例的系统的框图。
图3A是根据本发明的实施例的方法的流程图。
图3B是根据本发明另一实施例的方法的流程图。
图4是根据本发明的实施例的时钟发生电路的框图。
图5是示出了根据实施例的时钟信号产生的时序图。
图6是由互连一组部件的点对点链路组成的结构的实施例。
图7是根据实施例的片上系统设计的实施例。
图8是根据本发明的实施例的系统的框图。
具体实施方式
在各种实施例中，可以使用具有非对称占空比的总线时钟信号沿着多 点总线执行读取和写入操作(或读取和写入操作中的至少一个)。也就是说，由于读取和/或写入操作的数据变化可以在时段性总线时钟信号的低部分时间段期间进行，所以可以控制总线时钟信号以具有比高部分时间段更长的低部分时间段。这种非对称占空比实现放宽时序约束以用于从设备能够传送读取的数据，以及在主机控制器内提供宽松的时序约束。
如本文将进一步描述的，在示例实施例中，多个设备可以耦合到多点总线，包括至少一个主设备和一个或多个从设备。在主设备的读取操作期间(即，当从设备正在向主设备传送数据/命令信息时)，主设备可以将总线时钟信号提供给从设备。因此，可能存在严格的时序约束。这尤其如此，因为在某些通信模式中，允许从设备在总线时钟信号的低部分期间改变数据，以使主设备能够在总线时钟信号的正边沿上可靠地采样数据。这样，这种在此称为单数据速率(SDR)模式的通信模式以可能引起大约40纳秒(ns)的半周期路径时序实现，其中总线操作以12.5兆赫兹(MHz)的速率发生。
在实施例中，可以通过提供这种非对称占空比来优化总线速度，其中总线时钟信号的低部分时间段增加并且高部分时间段减小，同时保持总线时钟信号的给定操作频率。以这种方式，可以实现更大的时序预算用于读/写操作。结果，诸如原始供应商制造商(OVM)的系统制造商可以具有更大的灵活性，例如允许使用更长的板迹线长度。
这样，实施例使用这种用于读取和(可能)写入操作的非对称时钟技术来实现长距离解决方案。结果，为设备提供了用于读操作和写操作的更多的系统时序余量，同时保持给定的总线运行频率。这样，这里描述的总线实现方式可以在具有较长板迹线拓扑的客户端和服务器段中实现。以这种方式，可以在给定总线速度(例如，12.5兆比特每秒(Mbps))下改善总线性能而不损害总线运行速度，同时通过如本文所述的可控占空比的可配置性来提供灵活性。
现在参考图1，示出的是根据本发明的实施例的系统的框图。更具体地，图1中所示的系统10表示各种不同类型的计算设备中的任何一个的至少一部分。在不同的实施例中，这样的计算设备的范围可以从相对较小的低功率设备(例如智能电话、平板计算机、可穿戴设备等)到较大的设备(例 如膝上型或台式计算机、服务器计算机、汽车信息娱乐设备等)。在任何情况下，系统10包括总线15。在本文的实施例中，总线15可以实现为符合即将出现的I3C规范的I3C总线。然而，应理解，本发明的范围不限于此，并且在其他实施例中，总线15可以实现为任何类型的多点互连。
如图所示，首要或主要的主设备20耦合到总线15。在各种实施例中，主设备20可以被实现为主机控制器，其包括用作总线15的总线主设备的硬件逻辑。主设备20可以包括控制器(未在图1的高级视图中示出)以控制数据(SDA)和时钟(SCL)，以及使用(例如)内部电流源或无源上拉以在所有耦合的设备关闭电源时保持总线15。在一些情况下，主设备20可以是用于低复杂度总线或其他多点总线的相对简单的主机控制器，例如符合I2C或I3C规范。诸如串行外围接口和/或微线(Microwire)的其他多点接口也可以存在于特定实施例中。
在不同的实现方式中，主设备20可以是多核处理器或其他片上系统(SoC)、应用处理器等的接口电路。在其他情况下，主设备20可以是用于总线15的独立主机控制器(诸如给定集成电路(IC))或主要的主设备。当然，其他实现方式也是可能的。在其他情况下，主设备20可以实现为硬件、软件和/或固件或其组合，诸如专用硬件逻辑，例如可编程逻辑，以执行用于总线15的总线主设备活动。
注意，总线15被实现为双线总线，其中单个串行线形成数据互连，而另一个单个串行线形成时钟互连。这样，数据通信可以例如以双向方式发生，并且时钟通信可以在单个方向上发生。主设备20可以是相对计算复杂的设备(与总线15上的其他设备相比)，其消耗比耦合到总线15的其他设备更高的功率。
如图1所示，存在多个辅助主设备301-30N。在各种实施例中，辅助主设备30(一般地)可以实现为专用主设备或桥接设备，诸如耦合到总线15的独立IC。在其他情况下，这些设备可以是SoC或其他处理器的独立逻辑功能(并且在一些情况中可以在与称为辅助主设备的主设备20相同的IC中实现)。如本文将描述的，可以控制一个或多个这样的辅助主设备30以在主要主设备20处于低功率状态时充当用于总线15的总线主设备，以使得总线操作能够在处于该低功率状态时继续进行。
如图1中进一步所示，多个从设备401-40N也耦合到总线15。在不同的实施例中，从设备40(一般地)可以采用许多不同的形式。出于本文讨论的目的，可以假设从设备40可以是始终开启(AON)设备，诸如微电子机械系统(MEMS)、成像传感器、对等设备、调试设备等传感器。应理解的是，虽然在图1的实施例中以这种高级别示出，但是许多变化和替代是可能的。
在总线15上的读/写操作期间，可用于完成读/写的时序窗口是该时间段的总线的近50％。对于写入模式，此可用总线窗口如下：tbusavail＝tmaster+tSkew+tsetup<＝40ns。对于读模式，可用的总线窗口为：tbusavail＝tmaster+tm-s-m+tSlave+tsetup<＝40ns，其中tmaster是主机传播延迟(例如，5-6ns)，tslave是从设备响应时间(例如，12ns-20ns)，tm-s-m是来自主-从-主的返回路径信号，tsetup是建立时间(例如，3ns)，并且tskew是总系统偏斜。注意，在确定总线运行频率时可以考虑tm-s-m和tskew，特别是当由于反射和更大的信号上升时间(非单调上升/下降时间)而导致信号时序丢失更多时，这可能会将平台总线拓扑结构限制为更短的迹线和匹配的路由。实施例可以放宽这些时序约束。
利用图1的布置，从设备(例如，从设备40或辅助主设备30)可以在总线时钟信号为低时改变要通信的数据。当主设备20驱动该时钟信号时，该时钟信号可以从处于一定频率(例如，比总线时钟信号大10-20倍的频率)的系统时钟信号生成，非对称占空比控制向从设备的更多余量。
这样，主设备20可以以系统时钟信号的单位或粒度动态调整总线时钟信号的低部分时间段。在一个特定示例中，可以提供大约4纳秒的粒度以用于调整从主设备20输出的总线时钟信号的占空比。在特定实施例中，对于较大的形状因子平台可以增加该低部分时间段并且对于较小形状因子平台可以减小该低部分时间段。并且类似地，对于较大的形状因子平台，可以降低高部分时间段，并且对于较小形状因子平台，可以增加高部分时间段。利用该非对称占空比，针对下降沿允许更多时间以传播到从设备40，从而针对这些设备提供更多时间以在总线时钟信号的下一个上升沿之前驱动数据线。
由于在没有实施例的情况下读取窗口总线可用的限制时间，因此许多 系统平台拓扑提供了关于长距离平台解决方案的规范限制。例如，电路板迹线(FR4)可以限制为15-20英寸，而标准电缆长度限制为0.3米(m)-0.5米，这取决于给定系统规格的电缆类型。诸如客户端、物联网(IoT)和汽车应用的许多类型的计算系统可具有超过20英寸的更长的板迹线以及长于例如1米到5米或更长的电缆长度。此外，某些专有从设备可能具有比给定规范中指定的更长的延迟，这也可能限制从设备选择的选项。使用实施例，系统设计者可以提供用于使用用于电路板迹线或电缆(例如，用于汽车和IoT段)的长距离解决方案而不限制总线运行频率的灵活性。
实施例提供了用于控制在总线15上传送的总线时钟信号的占空比的技术。为此，总线主设备20可以接收包括调整值的配置信息，例如，在引导期间或其他情况。至少部分地基于该调整值，总线主设备20可以控制在总线15上传送的总线时钟信号以具有非对称的占空比。理解的是，该可控调整值可以针对总线主设备20提供可编程非对称占空比的能力，例如，基于实现总线主设备的给定平台。
现在参考图2，示出的是根据本发明的实施例的系统的框图。如图2所示，系统100的一部分包括主要主设备105，主要主设备105包括经由多点总线130耦合到多个设备140A-140B的主机控制器110。如进一步所示，主要主设备105包括输入/输出(I/O)部分111。设备140(这里也称为“从设备”)可以具有不同的操作特性，并且还可以具有从总线130添加/移除的不同能力。如本文将描述的，主机控制器110可以至少在某些操作阶段配置为总线主设备。总线130实现为双线总线，其中单个串行线形成数据互连，而另一个单个串行线形成时钟互连。这样，数据通信可以以双向方式发生，并且时钟通信可以以单向方式发生。
在图2中所示的高级别处，假设存在不同类型的设备140。设备140A-B尤其具有不同的物理位置和电性能。具体地，设备140A可以始终通电并且作为耦合到总线130而存在。作为示例，设备140A可以是给定类型的传感器，诸如可以并入给定系统(例如，智能电话或其他移动平台)中的加速计或其他传感器。出于在此讨论的目的，假设设备140A作为主机控制器110的从设备进行操作(但也可以配置为辅助总线主设备)。如图所示，设备140A可以包括相对应的时钟接收器142、接收器146和发送器144，它们都耦合 到从控制电路145。这里感兴趣的是，从控制电路145可以在接收到的总线时钟信号的低部分时间段期间放置用于在总线130上通信的新的写数据。
设备140B可以在其活动时被供电。作为示例，假设设备140B是另一种类型的传感器，例如相机设备。在这样的示例中，仅当系统的相机功能活动时，才可以打开设备140B的电源。在其他情况下，设备140B可以是从设备，其可以经由热插拔或热插拔操作物理地添加/移除，例如电缆、卡或例如通过电缆、外部连接等耦合到总线130的外部外围设备。在其他情况下，设备140B可以经由盒内电缆耦合。在这种情况下，设备140B和主机控制器110之间可能存在长距离。注意，设备140B可以比设备140A相对更远离主机控制器110。
如图2中所示，主机控制器110包括处理电路112。理解的是，可以提供许多不同类型的主机控制器。作为示例，主机控制器110可以是多核处理器或其他SoC、应用处理器等的接口电路。在其他情况下，主机控制器110可以是用于总线130的独立主机控制器。当然，其他实现方式也是可能的。在不同的实现方式中，处理电路112可以表示特定设备的一个或多个核或其他硬件处理逻辑，或者它可以仅仅是接口电路的一部分，以充当主机控制器110的发送器和接收器。接着，处理电路112经由读/写控制电路118耦合到相对应的写控制电路124和读控制电路122，耦合到将数据驱动到总线130上的驱动器113。并且读控制电路122耦合到接收器114，接收器114经由总线130的数据线接收传入数据。
如进一步所示，读/写控制电路118可以向写控制电路124和读控制电路122提供控制信号和数据/命令信息。这种控制信号包括分别到写控制电路124和读控制电路122的写和读使能信号。此外，还可以经由读/写控制电路118传送要经由总线130(正向或反向)传送的实际数据和/或命令信息，使得可以将传入的数据/命令信息从读控制电路122提供给读/写控制电路118(读/写控制电路118继而可以将这样的信息提供给处理电路112)。另外，例如源自处理电路112的输出数据/命令信息可以经由读/写控制电路118传送到写控制电路124，以用于从主机控制器110进行通信。
主机控制器110还包括时钟发生器115，其用于经由相对应的驱动器116将总线时钟信号提供给总线130的时钟线(和/或在某些实现方式中接 收总线时钟信号)。在各种实施例中，时钟发生器115可以被配置为提供附加时钟信号以供在主机控制器110中使用(为了便于说明，图2中未示出)。
为了执行总线时钟信号的可编程非对称占空比控制，时钟发生器115从读/写控制电路118接收调整值(Adjust_dutyclk[3：0])，其可将该值存储在配置寄存器中。注意，读/写控制电路118可以在包括主要主设备105的系统的引导时接收该值以存储在配置寄存器中。此外，读/写控制电路118还可以将系统时钟信号提供给时钟发生器115。在不同的实施例中，系统时钟信号可以在主要主设备105内部生成，或者可以从诸如另一个时钟发生器、晶体振荡器等的片外源提供。
在任何情况下，当由来自读/写控制电路118的时钟使能信号使能时，时钟发生电路115可以至少部分地基于调整值来控制总线时钟信号(SCL)的生成以具有非对称占空比。虽然在本文的实施例中，该调整值可能导致时钟信号的整个时间段的低部分时间段大于整个时间段的高部分时间段，但在其他情况下，非对称占空比可能实现为具有比较低部分时间段大的高部分时间段。
注意，系统时钟信号可以以比SCL时钟快得多的速率运行。尽管本发明的范围在这方面不受限制，但是作为示例，系统时钟信号可以在大约200-400MHz之间，而总线时钟信号可以以大约12.5MHz的速率运行。
现在参考图3A，示出了根据本发明的实施例的方法的流程图。如图3A所示，方法200可以由硬件、软件、固件和/或其组合来执行。在特定实施例中，方法200可由例如本文所述的主机控制器的总线主设备的时钟发生电路执行。如图所示，方法200是用于将控制信息从时钟发生电路的第一部分提供到时钟发生电路的第二部分的方法。方法200开始于接收系统时钟信号和时钟使能(框210)。注意，可以从片上源或片外源接收该系统时钟信号，并且时钟使能可以指示将发生正常操作。
在框220处，可以根据系统时钟信号来操作计数器。在示例实施例中，该计数器可以实现为4位计数器以将计数器值保持在0和15之间。在实施例中，该计数器可以是递增计数器，但是在其他情况下，可以使用递减计数器。仍然参考图3A，在正常操作期间，计数器值可以输出到控制电路(框230)。注意，该控制电路是如本文所述的时钟发生电路的另一(例如，第 二)部分。这样，在正常操作期间，可以根据系统时钟信号更新的计数器值以递增的方式提供给该控制电路(例如，从值0开始并且前进到值N-1)。理解的是，虽然在图3A的实施例中以这种高级别示出，但是许多变化和替代是可能的。
现在参考图3B，示出了根据本发明另一实施例的方法的流程图。如图3B所示，方法250可以由硬件、软件、固件和/或其组合来执行，例如时钟发生电路的控制电路。如图所示，方法250可以通过从配置存储设备接收调整值开始(框260)。注意，在一个实施例中，该调整值可以在系统重置或其他引导操作时提供。在一个实施例中，该调整值可以是四位值。参考图3B，控制接下来转到框270，其中接收计数器值。作为示例，可以系统时钟信号的频率从时钟发生电路的第一部分(根据图3A的方法200)接收该计数器值。
接下来，在菱形框280处确定计数器值是否至少等于阈值(即，N/2的值减去调整值)。如果不是，则控制转到框285，其中可以以高值输出总线时钟信号。这样，响应于计数器值小于该阈值的该确定，经由时钟线输出总线时钟信号的高或逻辑1值，作为非对称占空比的高部分时间段的一部分。相反，如果在菱形框280处确定计数器值至少等于阈值，则控制转到框290，其中可以以低值输出总线时钟信号。这样，响应于该计数器值至少等于阈值的确定，总线时钟信号的低或逻辑0值经由时钟线输出，作为非对称占空比的低部分时间段的一部分。理解的是，虽然在图3B的实施例中以这种高级别示出，许多变化和替代是可能的。
尽管本发明的范围不限于此方面，但是实施例可以针对多点总线提供系统设计者灵活性，以覆盖用于物联网(IoT)、汽车和客户端段的长距离解决方案。结果，实施例不需要降低用于这种系统的总线运行频率，并且可以扩展最大运行频率。
现在参考图4，示出了根据本发明的实施例的时钟发生电路的框图。如图4所示，时钟发生电路400可以实现为硬件电路，但是其他实现方式也是可能的。在图4所示的特定实施例中，时钟发生电路400包括计数器410，计数器410可以实现为递增计数器，以从0到N-1的值进行计数。如图所示，当由时钟使能信号使能时，计数器410由系统时钟信号计时。反过来， 计数器410向控制电路420提供计数器值输出(计数器[N：0])。在本文的实施例中，控制电路420进一步耦合以接收系统时钟信号和调整值(Adjust_dutyclk[3：0])。
在实施例中，控制电路420被配置为执行例如图3B中描述的技术，以接收系统时钟信号并基于计数器值和调整值，输出具有非对称占空比的总线时钟信号(SCL)。在实施例中，控制电路420还可以包括时钟分频器电路，其用于以给定的总线时钟频率产生总线时钟信号，该给定的总线时钟频率例如是系统时钟信号的分数整数。虽然在图4的实施例中以此高水平示出，许多变化和替代是可能的。
现在参考图5，示出了根据实施例的时钟信号生成的时序图。如图5所示，生成具有给定频率的总线时钟信号SCL。注意，总线时钟信号具有非对称的占空比，使得其高部分时间段的持续时间短于其低部分时间段的持续时间。更具体地，如图所示，高部分时间段可以具有(0.5*Tperiod-N*Tsysclk)的宽度，其中Tperiod是总线时钟信号的时间段，N是调整值，并且Tsysclk是系统时钟信号的时间段。反过来，低部分时间段可以具有(0.5*Tperiod+N*Tsysclk)的宽度。注意，N的值可以是可编程的，例如，根据经由总线耦合在平台内的特定设备(其可以在系统的每次重置时可控制地改变)。例如，N的值可以由基本输入/输出系统(BIOS)或其他系统软件配置。在其他情况下，可以经由寄存器编程来配置该调整值。
注意，对于给定平台，可能存在最小允许高部分时间段(Thigh)，因此将低部分(Tlow)的增加约束为特定可配置值(例如，相对小的数字)。然而，这个可配置的值可能足以允许增加各种形状因子的迹线长度，从而增加读和写余量。
虽然为了易于实现，可以针对所有操作阶段以固定的非对称占空比维持总线时钟信号，但是实施例不限于此。也就是说，在其他情况下，可以仅在来自一个或多个特定从设备的总线主设备读取操作期间动态地控制总线时钟信号的非对称占空比实现以使其有效。相反，对于来自总线主设备的写操作和/或来自其他从设备的读操作，总线时钟信号可以以对称占空比进行通信。此外，虽然这里的示例是关于总线主设备对总线时钟信号的控制，但在某些情况下，一个或多个其他设备可能生成总线时钟信号(具有 可编程的非对称占空比)，例如在一个或多个辅助总线主设备和/或具有高级计算和内部时钟发生能力的一个或多个从设备的情况下。
可以在各种互连结构中实现实施例。参照图6，示出了由互连一组部件的点对点链路组成的结构的实施例。系统600包括耦合到控制器集线器615的处理器605和系统存储器610。处理器605包括任何处理元件，例如微处理器、主处理器、嵌入式处理器、协处理器或其他处理器。处理器605通过前端总线(FSB)606耦合到控制器集线器615。在一个实施例中，FSB 606是串行点对点互连。在另一实施例中，链路606包括并行串行差分互连架构，其符合不同的互连标准，并且可以与一个或多个主机控制器耦合以执行如本文所述的非对称时钟控制。
系统存储器610包括任何存储器设备，诸如随机存取存储器(RAM)、非易失性(NV)存储器或系统600中的设备可访问的其他存储器。系统存储器610通过存储器接口616耦合到控制器集线器615。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口和动态RAM(DRAM)存储器接口。
在一个实施例中，控制器集线器615是PCIe互连层级中的根集线器、根复合体或根控制器。控制器集线器615的示例包括芯片组、存储器控制器集线器(MCH)、北桥、输入/输出控制器集线器(ICH)、南桥和根控制器/集线器。通常，术语芯片组指的是两个物理上分离的控制器集线器，即耦合到互连控制器集线器(ICH)的存储器控制器集线器(MCH)。注意，当前系统通常包括与处理器605集成的MCH，而控制器615以与下面描述的类似方式与I/O设备通信。在一些实施例中，可选地通过根联合体615支持对等路由。
这里，控制器集线器615通过串行链路619耦合到交换机/桥接器620。输入/输出模块617和621(也可以称为接口/端口617和621)包括/实现分层协议栈以提供控制器集线器615与交换机620之间的通信。在一个实施例中，多个设备能够耦合到交换机620。
交换机/网桥620将来自设备625的分组/消息从上游(即，向上层级)朝向根复合体路由到控制器集线器615以及从下游，即从远离根控制器的层级向下从处理器605或系统存储器610路由到设备625。在一个实施例中， 交换机620被称为多个虚拟PCI到PCI桥接设备的逻辑组件。设备625包括要耦合到电子系统的任何内部或外部设备或组件，例如I/O设备、网络接口控制器(NIC)、附加卡、音频处理器、网络处理器、硬盘驱动器、存储设备、CD/DVDROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线设备、通用串行总线(USB)设备、扫描仪和其他输入/输出设备，作为示例，其可以经由I3C总线耦合。通常在PCIe术语中，此类设备被称为端点。虽然没有具体示出，但是设备625可以包括PCIe到PCI/PCI-X桥，以支持传统或其他版本的PCI设备。PCIe中的端点设备通常被分类为传统、PCIe或根复合集成端点。
图形加速器630还通过串行链路632耦合到控制器集线器615。在一个实施例中，图形加速器630耦合到MCH，MCH耦合到ICH。然后将交换机620和相应的I/O设备625耦合到ICH。I/O模块631和618还用于实现分层协议栈以在图形加速器630与控制器集线器615之间通信。图形控制器或图形加速器630本身可以集成在处理器605中。
接下来转向图7，描绘了根据实施例的SoC设计的实施例。作为特定说明性示例，SoC 700可以被配置用于插入从便携式设备到服务器系统的任何类型的计算设备中。这里，SoC 700包括2个核706和707。核706和707可以符合指令集架构，例如基于Architecture CoreTM的处理器、Advanced Micro Devices公司(AMD)处理器、基于MIPS的处理器、基于ARM的处理器设计或其客户，以及其许可证持有者或采用者。核706和707耦合到高速缓存控制708，高速缓存控制708与总线接口单元709和L2高速缓存710相关联，以经由互连712与系统700的其他部分进行通信。
互连712向其他组件提供通信信道，所述其他组件例如与SIM卡接合的订户身份模块(SIM)730，保持引导代码以供核706和707执行以初始化和引导SoC 700的引导ROM 735，用于与外部存储器(例如，DRAM 760)接合的SDRAM控制器740，用于与非易失性存储器(例如，闪存765)接合的闪存控制器745，用于与外围设备、视频编解码器720和视频接口725接合以显示和接收输入(例如，触摸使能输入)的外围控制器750(例如，eSPI接口)，用于执行图形相关计算的GPU 715等。这些互连/接口中的任何一个可以包含本文描述的方面，包括本文所述的非对称占空比时钟控制。 此外，该系统示出了用于通信的外围设备，例如蓝牙模块77、3G调制解调器775、GPS 780和WiFi 785。系统中还包括功率控制器755。
现在参考图8，示出的是根据本发明的实施例的系统的框图。如图8所示，多处理器系统800包括经由点对点互连850耦合的第一处理器870和第二处理器880。如图8所示，处理器870和880中的每一个可以是许多核心处理器，包括代表性的第一和第二处理器核(即，处理器核874a和874b以及处理器核884a和884b)。
仍然参考图8，第一处理器870还包括存储器控制器集线器(MCH)872和点对点(P-P)接口876和878。类似地，第二处理器880包括MCH 882和P-P接口886和888。如图8所示，MCH872和882将处理器耦合到各自的存储器，即存储器832和存储器834，它们可以是本地连接到相应处理器的系统存储器(例如，DRAM)的一部分。第一处理器870和第二处理器880可以分别经由P-P互连862和864耦合到芯片组890。如图8所示，芯片组890包括P-P接口894和898。
此外，芯片组890包括通过P-P互连839将芯片组890与高性能图形引擎838耦合的接口892。如图8所示，各种输入/输出(I/O)设备814可以沿着将第一总线816耦合到第二总线820的总线桥818耦合到第一总线816。各种设备可以耦合到第二总线820，在一个实施例中，第二总线820包括例如键盘/鼠标822、通信设备826和数据存储单元828，诸如磁盘驱动器或其他可包括代码830的大容量存储设备。此外，音频I/O 824可以耦合到第二总线820。图8中所示的任何设备都可以配置为针对互连结构中的一个或多个执行总线主设备活动(包括非对称占空比时钟控制)，如所描述的。
以下实施例涉及其他实施例。
在一个示例中，一种装置包括主机控制器，其用于耦合到可以耦合多个设备的互连。主机控制器可以包括：第一驱动器，其用于根据总线时钟信号将第一信息驱动到互连上；第一接收器，其用于根据总线时钟信号经由互连从多个设备中的至少一个接收第二信息；以及时钟发生电路，其用于生成具有非对称占空比的总线时钟信号。
在示例中，主机控制器包括用于存储调整值的配置寄存器，用于使用调整值生成具有非对称占空比的总线时钟信号的时钟发生电路。
在示例中，至少部分地基于包括多个设备和主机控制器的平台的拓扑来确定调整值。
在示例中，时钟发生电路用于生成具有由多个时间段形成的非对称占空比的总线时钟信号，所述多个时间段中的每一个具有低部分时间段和高部分时间段，所述低部分时间段长于高部分时间段。
在示例中，主机控制器还包括读控制器，其耦合到第一接收器以在总线时钟信号的高部分时间段期间读取第二信息。
在示例中，读控制器用于将在从低部分时间段到高部分时间段的总线时钟信号的正边沿转变处对第二信息进行采样。
在示例中，时钟发生电路用于接收具有对称占空比的系统时钟信号，并基于此生成具有非对称占空比的总线时钟信号。
在示例中，时钟发生电路包括计数器，其用于接收系统时钟信号并基于系统时钟信号维持计数器值。
在示例中，时钟发生电路还包括控制电路，其用于接收调整值和计数器值，并响应于计数器值和调整值而输出具有非对称占空比的总线时钟信号。
在示例中，计数器在0和N-1之间计数，并且调整值包括0和N-1之间的可配置值。
在示例中，调整值将在设备重置时由固件设置。
在示例中，主机控制器包括主设备，其用于将总线时钟信号发送到多个设备，多个设备包括多个从设备。
在示例中，第一接收器用于从第一从设备接收第二信息，所述第一从设备在从主机控制器接收的总线时钟信号的低部分时间段期间发送第二信息。
在另一示例中，一种方法包括：在经由总线耦合到一个或多个从设备的主机控制器的时钟发生电路的控制电路中接收调整值；在控制电路中接收根据系统时钟信号的计数器值；在控制电路中，将计数器值与阈值进行比较，该阈值至少部分地基于计数器的宽度和调整值；并且根据计数器值与阈值的比较结果，在具有非对称占空比的总线上输出总线时钟信号。
在示例中，该方法还包括输出具有非对称占空比的总线时钟信号，其 中低部分时间段大于高部分时间段。
在示例中，该方法还包括：从耦合到总线的第一从设备接收主机控制器中的第一信息，并在总线时钟信号的上升沿对第一信息进行采样，所述第一从设备改变在总线时钟信号的低部分时间段期间的第一信息的数据。
在另一示例中，包括指令的计算机可读介质用于执行任何上述示例的方法。
在另一示例中，包括数据的计算机可读介质将由至少一个机器用于制造至少一个集成电路以执行以上示例中的任一个的方法。
在另一个示例中，一种装置包括用于执行以上示例中的任一个的方法的单元。
在另一示例中，一种系统包括：主机控制器，其用于生成具有非对称占空比的总线时钟信号以用于在总线上通信，该主机控制器具有读控制器，其用于在总线时钟信号的上升沿读取从经由总线耦合到主机控制器的第一设备传送的数据；第一设备经由总线耦合到主机控制器，其中第一设备在总线时钟信号的低部分时间段期间向总线提供数据；以及经由总线耦合到主机控制器的第二设备。
在示例中，主机控制器包括用于存储调整值的配置寄存器，主机控制器使用调整值来生成具有非对称占空比的总线时钟信号。
在示例中，主机控制器用于接收具有对称占空比的系统时钟信号，并基于此生成总线时钟信号。
在示例中，主机控制器包括用于接收系统时钟信号并基于系统时钟信号维持计数器值的计数器，当计数器值较小时，主机控制器输出具有高值的总线时钟信号，而当计数器值至少等于阈值时，主机控制器输出具有低值的总线时钟信号，该阈值至少部分地基于调整值。
在又一个示例中，一种装置包括：用于生成具有非对称占空比的总线时钟信号的时钟发生单元；用于在将该装置耦合到多个设备的总线上驱动具有非对称占空比的总线时钟信号的时钟驱动器单元；用于根据具有非对称占空比的总线时钟信号将第一信息驱动到总线上的数据驱动器单元；以及用于根据具有非对称占空比的总线时钟信号，经由总线从多个设备中的至少一个设备接收第二信息的接收器单元。
在示例中，该装置还包括用于存储调整值的配置存储单元，该时钟发生单元用于使用调整值来生成具有非对称占空比的总线时钟信号。
在示例中，时钟发生单元用于接收具有对称占空比的系统时钟信号，并基于此生成具有非对称占空比的总线时钟信号。
在示例中，时钟发生单元包括用于接收系统时钟信号并基于系统时钟信号维持计数器值的计数器单元。
在示例中，时钟发生单元还包括用于接收调整值和计数器值，并响应于计数器值和调整值而输出具有非对称占空比的总线时钟信号的控制单元。
在示例中，时钟发生单元用于生成具有由多个时间段形成的非对称占空比的总线时钟信号，所述多个时间段中的每一个具有低部分时间段和高部分时间段，所述低部分时间段长于高部分时间段。在示例中，该装置还包括用于在具有非对称占空比的总线时钟信号的高部分时间段期间读取第二信息的读控制单元。
应理解的是，上述示例的各种组合是可能的。
注意，术语“电路”和“电路系统”在本文中可互换使用。如这里所使用的，这些术语和术语“逻辑”用于单独或以任何组合指代模拟电路、数字电路、硬连线电路、可编程电路、处理器电路、微控制器电路、硬件逻辑电路、状态机电路和/或任何其他类型的物理硬件组件。实施例可以用在许多不同类型的系统中。例如，在一个实施例中，通信设备可以被布置为执行本文描述的各种方法和技术。当然，本发明的范围不限于通信设备，相反，其他实施例可以涉及用于处理指令的其他类型的装置，或者包括响应于在计算设备上执行而使设备执行本文描述的方法和技术中的一种或多种的指令的一个或多个机器可读介质。
实施例可以以代码实现，并且可以存储在其上存储有指令的非暂时性存储介质上，该指令可以用于对系统进行编程以执行指令。实施例还可以以数据实现，并且可以存储在非暂时性存储介质上，所述数据如果由至少一个机器使用，则使至少一个机器制造至少一个集成电路以执行一个或多个操作。更进一步的实施例可以在计算机可读存储介质中实现，该计算机可读存储介质包括信息，所述信息当被制造为SoC或其他处理器时将配置SoC或其他处理器以执行一个或多个操作。存储介质可以包括但不限于任 何类型的盘，包括软盘、光盘、固态驱动器(SSD)、光盘只读存储器(CD-ROM)、光盘可重写盘(CD-RW)和磁光盘、诸如只读存储器(ROM)的半导体器件、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡或适用于存储电子指令的任何其他类型的介质。
虽然已经关于有限数量的实施例描述了本发明，但是本领域技术人员将从中意识到许多修改和变化。所附权利要求旨在覆盖落入本发明的真实精神和范围内的所有这些修改和变化。

Claims (28)

1.一种用于生成总线时钟信号的装置，包括：
主机控制器，其耦合到多个设备能够耦合到的互连，所述主机控制器包括：
第一驱动器，其用于根据所述总线时钟信号将第一信息驱动到所述互连上；
第一接收器，其用于根据所述总线时钟信号经由所述互连从所述多个设备中的至少一个设备接收第二信息；以及
时钟发生电路，其用于生成具有非对称占空比的所述总线时钟信号。
2.如权利要求1所述的装置，其中，所述主机控制器包括用于存储调整值的配置寄存器，所述时钟发生电路用于使用所述调整值来生成具有所述非对称占空比的所述总线时钟信号。
3.如权利要求2所述的装置，其中，所述调整值是至少部分地基于包括所述多个设备和所述主机控制器的平台的拓扑来确定的。
4.如权利要求2所述的装置，其中，所述时钟发生电路用于生成具有由多个时间段形成的非对称占空比的所述总线时钟信号，所述多个时间段中的每一个时间段具有低部分时间段和高部分时间段，所述低部分时间段比所述高部分时间段长。
5.如权利要求4所述的装置，其中，所述主机控制器还包括读控制器，所述读控制器耦合到所述第一接收器，以在所述总线时钟信号的所述高部分时间段期间读取所述第二信息。
6.如权利要求5所述的装置，其中，所述读控制器用于在从所述低部分时间段到所述高部分时间段的所述总线时钟信号的正边沿转变处对所述第二信息进行采样。
7.如权利要求2所述的装置，其中，所述时钟发生电路用于接收具有对称占空比的系统时钟信号，并且基于其来生成具有所述非对称占空比的所述总线时钟信号。
8.如权利要求7所述的装置，其中，所述时钟发生电路包括计数器，其用于接收所述系统时钟信号并且基于所述系统时钟信号来维持计数器值。
9.如权利要求8所述的装置，其中，所述时钟发生电路还包括控制电路，其用于接收所述调整值和所述计数器值，并且响应于所述计数器值和所述调整值而输出具有所述非对称占空比的所述总线时钟信号。
10.如权利要求8所述的装置，其中，所述计数器在0和N-1之间计数，并且所述调整值包括0和N-1之间的可配置值。
11.如权利要求2所述的装置，其中，所述调整值在所述装置的重置时由固件设置。
12.如权利要求1所述的装置，其中，所述主机控制器包括主设备，其用于将所述总线时钟信号发送到所述多个设备，所述多个设备包括多个从设备。
13.如权利要求12所述的装置，其中，所述第一接收器用于从第一从设备接收所述第二信息，所述第一从设备用于在从所述主机控制器接收的所述总线时钟信号的低部分时间段期间发送所述第二信息。
14.一种用于控制总线时钟信号的方法，包括：
在经由总线耦合到一个或多个从设备的主机控制器的时钟发生电路的控制电路中接收调整值；
在所述控制电路中根据系统时钟信号接收计数器值；
在所述控制电路中，将所述计数器值与阈值进行比较，所述阈值至少部分地基于所述计数器的宽度和所述调整值；以及
根据所述计数器值与所述阈值的比较结果，在具有非对称占空比的总线上输出所述总线时钟信号。
15.如权利要求14所述的方法，还包括输出具有所述非对称占空比的所述总线时钟信号，其中，低部分时间段大于高部分时间段。
16.如权利要求15所述的方法，还包括：在所述主机控制器中从耦合到所述总线的第一从设备接收第一信息，并且在所述总线时钟信号的上升沿上对所述第一信息进行采样，所述第一从设备用于在所述总线时钟信号的所述低部分时间段期间改变所述第一信息的数据。
17.一种包括计算机可读指令的计算机可读存储介质，所述计算机可读指令当被执行时，用于实现如权利要求14至16中任一项所述的方法。
18.一种用于生成总线时钟信号的系统，包括：
主机控制器，其用于生成具有非对称占空比的所述总线时钟信号，以用于在总线上通信，所述主机控制器具有读控制器，其用于读取在所述总线时钟信号的上升沿处从经由所述总线耦合到所述主机控制器的第一设备传送的数据；
所述第一设备，其经由所述总线耦合到所述主机控制器，其中，所述第一设备用于在所述总线时钟信号的低部分时间段期间将所述数据提供给所述总线；以及
第二设备，其经由所述总线耦合到所述主机控制器。
19.如权利要求18所述的系统，其中，所述主机控制器包括用于存储调整值的配置寄存器，所述主机控制器用于使用所述调整值来生成具有所述非对称占空比的所述总线时钟信号。
20.如权利要求19所述的系统，其中，所述主机控制器用于接收具有对称占空比的系统时钟信号，并且基于其来生成所述总线时钟信号。
21.如权利要求20所述的系统，其中，所述主机控制器包括计数器，其用于接收所述系统时钟信号并且基于所述系统时钟信号来维持计数器值，所述主机控制器用于当所述计数器值小于阈值时输出具有高值的所述总线时钟信号并且当所述计数器值至少等于所述阈值时输出具有低值的所述总线时钟信号，所述阈值至少部分地基于所述调整值。
22.一种用于生成总线时钟信号的装置，包括：
用于生成具有非对称占空比的所述总线时钟信号的时钟发生单元；
用于在将所述装置耦合到多个设备的总线上驱动具有所述非对称占空比的所述总线时钟信号的时钟驱动器单元；
用于根据具有所述非对称占空比的所述总线时钟信号将第一信息驱动到所述总线上的数据驱动器单元；以及
用于根据具有所述非对称占空比的所述总线时钟信号，经由所述总线从所述多个设备中的至少一个设备接收第二信息的接收器单元。
23.如权利要求22所述的装置，还包括用于存储调整值的配置存储单元，所述时钟发生单元用于使用所述调整值来生成具有所述非对称占空比的所述总线时钟信号。
24.如权利要求23所述的装置，其中，所述时钟发生单元用于接收具有对称占空比的系统时钟信号，并且基于其来生成具有所述非对称占空比的所述总线时钟信号。
25.如权利要求24所述的装置，其中，所述时钟发生单元包括用于接收所述系统时钟信号并且基于所述系统时钟信号来维持计数器值的计数器单元。
26.如权利要求25所述的装置，其中，所述时钟发生单元还包括用于接收所述调整值和所述计数器值，并且响应于所述计数器值和所述调整值来输出具有所述非对称占空比的所述总线时钟信号的控制单元。
27.如权利要求22所述的装置，其中，所述时钟发生单元用于生成具有由多个时间段形成的所述非对称占空比的所述总线时钟信号，所述多个时间段中的每一个时间段具有低部分时间段和高部分时间段，所述低部分时间段比所述高部分时间段长。
28.如权利要求27所述的装置，还包括用于在具有所述非对称占空比的所述总线时钟信号的所述高部分时间段期间读取所述第二信息的读控制单元。
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