CN109960188A - 一种通用伺服控制处理器 - Google Patents

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Abstract

本发明公开了一种通用伺服控制处理器，包括程序存储器、数据存储器、指令获取模块、指令解码模块和指令执行模块，所述程序存储器与所述指令获取模块连接，所述数据存储器与所述指令解码模块连接，所述指令获取模块与所述指令解码模块连接，所述指令解码模块与所述指令执行模块连接，所述程序存储器和数据存储器均连接有控制器接口；本发明可在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。

Description

一种通用伺服控制处理器
技术领域
本发明属于数字逻辑控制技术领域，尤其涉及一种通用伺服控制处理器。
背景技术
在工业控制领域，FPGA是伺服控制算法常见的实现方法，其具有性能高、算法实现灵活等特性，但是不同的算法需要设计不同的FPGA实现架构，开发周期和难度都比较大，因此目前急需一种针对伺服控制算法的通用处理器，可在无需二次开发的基础上实现更多的伺服控制算法。
发明内容
本发明所要解决的技术问题是针对上述现有技术的不足提供一种通用伺服控制处理器，本通用伺服控制处理器可在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。
为实现上述技术目的，本发明采取的技术方案为：
一种通用伺服控制处理器，包括程序存储器、数据存储器、指令获取模块、指令解码模块和指令执行模块，所述程序存储器与所述指令获取模块连接，所述数据存储器与所述指令解码模块连接，所述指令获取模块与所述指令解码模块连接，所述指令解码模块与所述指令执行模块连接，所述程序存储器和数据存储器均连接有控制器接口；
所述程序存储器用于通过控制器接口存储程序指令，所述数据存储器用于通过控制器接口存储处理器执行所需的数据，所述指令获取模块用于从程序存储器中读取程序指令并发送程序指令到指令解码模块，所述指令解码模块用于将程序指令解码为地址和计算模式并通过地址获取数据存储器内的数据，所述指令执行模块用于根据计算模式对指令解码模块获取的数据进行计算处理并将处理后的结果反馈给指令解码模块，所述指令解码模块用于通过地址将指令执行模块计算处理后的结果写入数据存储器内。
作为本发明进一步改进的技术方案，所述程序存储器包括双端口存储器一和双端口存储器二，所述双端口存储器一和双端口存储器二均包括写数据输入端口、写地址输入端口、读地址输入端口和读数据输出端口，所述双端口存储器一和双端口存储器二的写数据输入端口均通过移位寄存器与所述控制器接口连接，所述双端口存储器一和双端口存储器二的写地址输入端口均与所述控制器接口连接，所述双端口存储器一和双端口存储器二的读地址输入端口均与指令获取模块连接，所述双端口存储器一和双端口存储器二的读数据输出端口均与指令获取模块连接；
所述控制器接口用于通过移位寄存器向双端口存储器一和双端口存储器二的写数据输入端口写入程序指令，所述控制器接口用于向双端口存储器一和双端口存储器二的写地址输入端口写入地址，所述指令获取模块用于向双端口存储器一和双端口存储器二的读地址输入端口输入读取地址，所述指令获取模块用于从双端口存储器一和双端口存储器二的读数据输出端口读取与读取地址相匹配的程序指令。
作为本发明进一步改进的技术方案，所述数据存储器包括双端口存储器三和双端口存储器四，所述双端口存储器三和双端口存储器四均与所述控制器接口连接，所述双端口存储器三和双端口存储器四均通过指令解码接口与指令解码模块连接；所述数据存储器用于通过外界双缓存切换信号协调控制器接口和指令解码接口对双端口存储器三和双端口存储器四的访问。
作为本发明进一步改进的技术方案，所述指令获取模块包括累加寄存器、自动移位模块和读取模块，所述累加寄存器用于根据外界触发信号自动累加地址值，所述自动移位模块用于停止地址的累加并通过数据得到移位数从而获得读取地址，所述自动移位模块用于自动移位完成后恢复地址的累加从而获得读取地址，所述读取模块用于根据读取地址获取程序存储器内与读取地址相匹配的程序指令。
作为本发明进一步改进的技术方案，所述指令解码模块包括指令分解模块、数据读写模块和模式输出模块，所述指令获取模块与所述指令分解模块连接，所述指令分解模块分别与数据读写模块和模式输出模块连接，所述数据读写模块与所述数据存储器连接，所述模式输出模块和数据读写模块均与所述指令执行模块连接；
所述指令分解模块用于将指令获取模块获取的程序指令解码为地址和DSP模式，所述数据读写模块用于根据地址读取数据存储器内与地址相匹配的数据并发送该数据给指令执行模块，所述数据读写模块用于通过地址将指令执行模块计算处理后的结果写入数据存储器内，所述模式输出模块用于将DSP模式解码为计算模式并发送计算模式给指令执行模块。
作为本发明进一步改进的技术方案，所述指令执行模块包括算术逻辑单元，所述算术逻辑单元包括预加器、预调器、乘法器、累加器、限值器、移位器、饱和器、模式信号调整器、复用器和若干个寄存器，所述算术逻辑单元用于将指令解码模块内的数据读写模块输出的数据通过模式输出模块输出的计算模式进行计算处理并将计算处理后的结果反馈到指令解码模块内的数据读写模块中。
本发明的有益效果为：本发明为通用的伺服控制处理器，可在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。
附图说明
图1为本实施例的整体结构示意图。
图2为本实施例的程序存储器的内部结构示意图。
图3为本实施例的数据存储器的内部结构示意图。
图4为本实施例的指令获取模块的内部结构工作原理示意图。
图5为本实施例的指令解码模块的内部结构工作原理示意图。
图6为本实施例的指令执行模块的结构示意图。
具体实施方式
下面根据图1至图6对本发明的具体实施方式作出进一步说明：
一种通用伺服控制处理器，如图1所示，包括程序存储器、数据存储器、指令获取模块、指令解码模块和指令执行模块，所述程序存储器与所述指令获取模块连接，所述数据存储器与所述指令解码模块连接，所述指令获取模块与所述指令解码模块连接，所述指令解码模块与所述指令执行模块连接，所述程序存储器和数据存储器均连接有控制器接口。本实施例通过控制器接口对程序存储器和数据存储器进行更新，通过流水线技术实现指令获取模块、指令解码模块和指令执行模块快速执行。本实施例中的控制器接口连接外围控制器。
本实施例中所述程序存储器通过控制器接口存储程序指令，所述数据存储器用于控制器接口存储处理器执行所需的数据，所述指令获取模块从程序存储器中读取程序指令并发送程序指令到指令解码模块，所述指令解码模块将程序指令解码为地址和计算模式并通过地址获取数据存储器内的数据，所述指令执行模块根据计算模式对指令解码模块获取的数据进行计算处理并将处理后的结果反馈给指令解码模块，所述指令解码模块通过地址将指令执行模块计算处理后的结果写入数据存储器内。
以下对各模块进行详细说明：
本实施例中，参见图2，所述程序存储器包括双端口存储器一和双端口存储器二，所述双端口存储器一和双端口存储器二均包括写数据输入端口、写地址输入端口、读地址输入端口和读数据输出端口，所述双端口存储器一和双端口存储器二的写数据输入端口均通过移位寄存器与所述控制器接口连接，所述双端口存储器一和双端口存储器二的写地址输入端口均与所述控制器接口连接，所述双端口存储器一和双端口存储器二的读地址输入端口均与指令获取模块连接，所述双端口存储器一和双端口存储器二的读数据输出端口均与指令获取模块连接；双端口存储器一和双端口存储器二的容量均为8192比特；控制器接口控制写数据输入端口和写地址输入端口写入新程序指令和地址，指令获取模块控制读地址输入端口和读数据输出端口读取程序指令。
具体地，通过控制器接口和移位寄存器向双端口存储器一和双端口存储器二的写数据输入端口写入程序指令，通过控制器接口向双端口存储器一和双端口存储器二的写地址输入端口写入地址，指令获取模块向双端口存储器一和双端口存储器二的读地址输入端口输入读取地址，所述指令获取模块从双端口存储器一和双端口存储器二的读数据输出端口读取与读取地址相匹配的程序指令。
本实施例中，所述数据存储器的结构如图3所示，包括双端口存储器三和双端口存储器四，所述双端口存储器三和双端口存储器四均与所述控制器接口连接，所述双端口存储器三和双端口存储器四均通过指令解码接口与指令解码模块连接，所述数据存储器用于通过外界双缓存切换信号协调控制器接口和指令解码接口对双端口存储器三和双端口存储器四的访问。
具体地，数据存储器存储处理器执行所需的数据，内部由两个双端口存储器组成：双端口存储器三和双端口存储器四；通过外界的双缓存切换信号协调控制器接口和指令解码模块对存储器的访问，当控制器接口对双端口存储器三进行写操作时，指令解码模块只能对双端口存储器四进行读写操作；而当控制器接口对双端口存储器四进行写操作时，指令解码模块只能对双端口存储器三进行读写操作。
本实施例中，参见图4，所述指令获取模块包括累加寄存器、自动移位模块和读取模块，所述累加寄存器用于根据外界触发信号自动累加地址值，所述自动移位模块用于停止地址的累加并通过数据得到移位数从而获得读取地址，所述自动移位模块用于自动移位完成后恢复地址的累加从而获得读取地址，所述读取模块用于根据读取地址获取程序存储器内与读取地址相匹配的程序指令。
具体地，指令获取模块从程序存储器中读取程序指令，根据触发信号自动累加地址值，其值最大不能大于指令长度；自动移位模块配合指令执行模块中移位器的工作，在移位过程中自动移位模块停止地址的累加，通过C数据得到移位数，即需要等待的指令周期，移位完成后恢复地址的正常累加从而获得读取地址；读取模块根据读取地址读取程序存储器内与读取地址相匹配的低45比特的程序指令，对读取得到的低45比特的程序指令发送到指令解码模块进行解码。
本实施例中，参见图5，所述指令解码模块包括指令分解模块、数据读写模块和模式输出模块，所述指令获取模块与所述指令分解模块连接，所述指令分解模块分别与数据读写模块和模式输出模块连接，所述数据读写模块与所述数据存储器连接，所述模式输出模块和数据读写模块均与所述指令执行模块连接，所述指令分解模块将指令获取模块获取的程序指令解码为地址和DSP模式，所述数据读写模块根据地址读取数据存储器内与地址相匹配的数据并发送该数据给指令执行模块，所述模式输出模块将DSP模式解码为计算模式并发送计算模式给指令执行模块，指令执行模块根据计算模式对数据进行计算处理，所述数据读写模块通过地址将指令执行模块计算处理后的结果写入数据存储器内。
具体地， 参见图5，本实施例中的指令分解模块将45比特的程序指令解码得到10比特DSP模式，7比特A地址，7比特B地址，7比特C地址，7比特D地址和7比特P地址，指令分解模块发送7比特A地址、7比特B地址、7比特C地址和7比特D地址到数据读写模块，指令分解模块发送10比特DSP模式到模式输出模块，数据读写模块通过A地址、B地址、C地址和D地址读取数据存储器，可得到A数据、B数据、C数据和D数据。数据读写模块还可以通过P地址将P数据（P数据为指令执行模块计算处理后的结果）写入数据存储器中；DSP模式信号通过模式输出模块可解码得到3比特输入模式，3比特操作模式，1比特算术模式，1比特限位模式和2比特移位信号（即上文所说的计算模式），并发送到指令执行模块。
本实施例中，参见图6，所述指令执行模块包括算术逻辑单元，所述算术逻辑单元包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器、限值器、移位器、饱和器、模式信号调整器和若干个寄存器，具体连接关系如图6所示。
具体地，A数据、B数据、C数据和D数据是算术逻辑单元的输入信号，P数据是算术逻辑单元的输出信号，通过模式控制信号INMODE，LMTMODE，OPMODE和ALUMODE，输出信号和输入信号的关系可配置成7种，如下式所示。
；
其中，A和D为预加器的输入信号，B为预调器B的输入信号，C为预调器C的输入信号，P为输出信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位数。
综上所述，本实施例提供了一种通用伺服控制处理器的内部结构，缩短了FPGA实现的开发周期。
本发明的保护范围包括但不限于以上实施方式，本发明的保护范围以权利要求书为准，任何对本技术做出的本领域的技术人员容易想到的替换、变形、改进均落入本发明的保护范围。

Claims (6)

1.一种通用伺服控制处理器，其特征在于：包括程序存储器、数据存储器、指令获取模块、指令解码模块和指令执行模块，所述程序存储器与所述指令获取模块连接，所述数据存储器与所述指令解码模块连接，所述指令获取模块与所述指令解码模块连接，所述指令解码模块与所述指令执行模块连接，所述程序存储器和数据存储器均连接有控制器接口；
所述程序存储器用于通过控制器接口存储程序指令，所述数据存储器用于通过控制器接口存储处理器执行所需的数据，所述指令获取模块用于从程序存储器中读取程序指令并发送程序指令到指令解码模块，所述指令解码模块用于将程序指令解码为地址和计算模式并通过地址获取数据存储器内的数据，所述指令执行模块用于根据计算模式对指令解码模块获取的数据进行计算处理并将处理后的结果反馈给指令解码模块，所述指令解码模块用于通过地址将指令执行模块计算处理后的结果写入数据存储器内。
2.根据权利要求1所述的通用伺服控制处理器，其特征在于：所述程序存储器包括双端口存储器一和双端口存储器二，所述双端口存储器一和双端口存储器二均包括写数据输入端口、写地址输入端口、读地址输入端口和读数据输出端口，所述双端口存储器一和双端口存储器二的写数据输入端口均通过移位寄存器与所述控制器接口连接，所述双端口存储器一和双端口存储器二的写地址输入端口均与所述控制器接口连接，所述双端口存储器一和双端口存储器二的读地址输入端口均与指令获取模块连接，所述双端口存储器一和双端口存储器二的读数据输出端口均与指令获取模块连接；
所述控制器接口用于通过移位寄存器向双端口存储器一和双端口存储器二的写数据输入端口写入程序指令，所述控制器接口用于向双端口存储器一和双端口存储器二的写地址输入端口写入地址，所述指令获取模块用于向双端口存储器一和双端口存储器二的读地址输入端口输入读取地址，所述指令获取模块用于从双端口存储器一和双端口存储器二的读数据输出端口读取与读取地址相匹配的程序指令。
3.根据权利要求2所述的通用伺服控制处理器，其特征在于：所述数据存储器包括双端口存储器三和双端口存储器四，所述双端口存储器三和双端口存储器四均与所述控制器接口连接，所述双端口存储器三和双端口存储器四均通过指令解码接口与指令解码模块连接；所述数据存储器用于通过外界双缓存切换信号协调控制器接口和指令解码接口对双端口存储器三和双端口存储器四的访问。
4.根据权利要求3所述的通用伺服控制处理器，其特征在于：所述指令获取模块包括累加寄存器、自动移位模块和读取模块，所述累加寄存器用于根据外界触发信号自动累加地址值，所述自动移位模块用于停止地址的累加并通过数据得到移位数从而获得读取地址，所述自动移位模块用于自动移位完成后恢复地址的累加从而获得读取地址，所述读取模块用于根据读取地址获取程序存储器内与读取地址相匹配的程序指令。
5.根据权利要求4所述的通用伺服控制处理器，其特征在于：所述指令解码模块包括指令分解模块、数据读写模块和模式输出模块，所述指令获取模块与所述指令分解模块连接，所述指令分解模块分别与数据读写模块和模式输出模块连接，所述数据读写模块与所述数据存储器连接，所述模式输出模块和数据读写模块均与所述指令执行模块连接；
所述指令分解模块用于将指令获取模块获取的程序指令解码为地址和DSP模式，所述数据读写模块用于根据地址读取数据存储器内与地址相匹配的数据并发送该数据给指令执行模块，所述数据读写模块用于通过地址将指令执行模块计算处理后的结果写入数据存储器内，所述模式输出模块用于将DSP模式解码为计算模式并发送计算模式给指令执行模块。
6.根据权利要求5所述的通用伺服控制处理器，其特征在于：所述指令执行模块包括算术逻辑单元，所述算术逻辑单元包括预加器、预调器、乘法器、累加器、限值器、移位器、饱和器、模式信号调整器、复用器和若干个寄存器，所述算术逻辑单元用于将指令解码模块内的数据读写模块输出的数据通过模式输出模块输出的计算模式进行计算处理并将计算处理后的结果反馈到指令解码模块内的数据读写模块中。
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