CN109959905B - 基于ad9915的捷变相参雷达相位补偿方法和电路 - Google Patents

Abstract

本发明公开了一种基于AD9915的捷变相参雷达相位补偿方法和电路，解决了脉间随机捷变相参雷达的相控阵雷达波束指向随频率变化问题。实现步骤：配置控制功能寄存器；计算频率与相位参数；配置频率与相位寄存器；控制AD9915产生脉冲包络；完成基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿的脉间捷变相参雷达波形信号。硬件平台包括有FPGA和AD9915。本发明在发射机上设计解决相控阵雷达波束指向随频率变化的方案，通过FPGA内部计数器降低了AD9915器件误差。本发明能减轻接收机对回波信号处理的算法难度；电路设计简单，迭代性强；优化了AD9915输出波形，相位精度更高。用于脉间随机捷变相参雷达。

Description

基于AD9915的捷变相参雷达相位补偿方法和电路

技术领域

本发明属于数字信号处理技术领域，主要涉及信息对抗技术和雷达抗干扰领域，具体是一种基于AD9915的脉间捷变相参雷达波束相位补偿方法和电路。用于脉间捷变相参雷达信号处理。

背景技术

雷达技术曾经在二战中的作用功不可没，后来各国纷纷投入雷达技术的研究。但是，正是因为雷达的在战争中的重要地位，后来又发展起了针对雷达的干扰技术，使敌方的雷达无法正常使用，以便更好地保护己方。有了雷达干扰技术，便又出现了雷达抗干扰技术。雷达抗干扰技术就是在敌方使用雷达干扰器的环境下，己方雷达不受其影响而正常工作。

在数字化时代下，国与国的现代化军事对抗逐渐把重心转移到电子信息对抗。雷达抗干扰技术可以从不同方向进行发展，比如：功率对抗技术、空间对抗技术、频域对抗技术、杂波抑制技术、极化抗干扰技术和被动探测与定位技术。本发明属于频域对抗技术，在频域上运用频率捷变技术，在避开敌方干扰器发射频率的情况下，优化雷达波形，提高雷达性能。

在脉间随机捷变相参雷达技术中，由于频率的捷变而影响各脉冲波形的相位，使得捷变相参雷达的研究增加了难度。

由于硬件实现困难，在传统脉间频率捷变雷达很少运用相参技术，即使运用脉间频率捷变相参技术，通常的做法是在接收机采用算法实现回波的相位补偿，算法上实现难度也较大。近年来随着信号处理算法的优化以及硬件运算速度的提高，脉间频率捷变相参雷达可以在接收机的信号处理板中实现回波的相参积累，通过脉间频率捷变雷达发射信号的特征分析，并对目标的速度进行补偿，在算法上使各脉冲进行相参化处理。该方法需要在接收机提取目标回波速度信息来进行相位补偿，由于回波误差以及干扰，使得相参积累算法难度加大，误差较大。

目前的脉间随机捷变相参雷达很少在发射机上实现相位补偿技术，也有些利用数模转换器DAC实现输出有相位补偿的脉间频率捷变雷达波形，但是采用直接数字频率合成器的方案还很少。

发明内容

本发明针对现有技术的不足，提出一种高精度补偿的基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法和电路。

本发明首先是一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法，其特征在于，包括有如下步骤：

步骤1，配置控制功能寄存器：在FPGA中根据脉间捷变相参雷达波束相位补偿模式的特定参数给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置；

步骤2，计算频率与相位参数：在FPGA中根据脉间捷变相参相位补偿公式计算出一组脉间随机捷变相参雷达的每个子脉冲的频率值与相位值；

步骤3，配置频率与相位寄存器：利用FPGA中计算出的每个子脉冲的捷变相参雷达波束频率与捷变相参雷达波束相位补偿参数，在每个脉冲间隔将下一组脉间捷变相参雷达波束频率和脉间捷变相参雷达波束相位补偿参数配置到直接数字频率合成器AD9915的Profile寄存器中，并以每个子脉冲重复周期轮流切换一次Profile0和Profile1寄存器进行配置；

步骤4，控制AD9915产生脉冲包络：根据脉间捷变相参雷达波束的脉冲宽度与脉冲重复周期(PRT)，并用FPGA对AD9915的Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时进行时间补偿来控制波形的开启和关闭时间，使得Profile参数更新时刻与波形输出开启时刻一致，通过AD9915输出对应的脉间捷变相参雷达波形脉冲包络；输出一个脉冲之后，重复步骤2-4，产生下一个脉冲，以此类推，不断输出脉间捷变相参雷达波形，完成基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿的脉间捷变相参雷达波形信号。

本发明还是一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路，其特征在于，硬件实现平台包括有FPGA和直接数字频率合成器AD9915，FPGA与AD9915通过并行数据端口通信，用FPGA对AD9915的控制功能寄存器、频率寄存器和相位寄存器进行脉间捷变相参雷达波束相位补偿模式特定配置，并且FPGA对AD9915的Profile选择管脚与OSK管脚进行开关控制，通过AD9915输出相位补偿的脉间捷变相参雷达波形信号。

与现有技术相比，本发明具有如下优点：

第一，本发明应用于脉间随机捷变相参雷达，可对各个脉冲间不同频率的波形进行相位补偿，在发射机上解决相控阵雷达波束指向随频率变化的问题，减轻接收机对回波信号处理的算法难度。

第二，本发明利用直接数字频率合成器产生输出波形，FPGA对直接数字频率合成器进行控制，可方便地调节脉间捷变相参雷达波形的频率与相位，电路设计简单，迭代性强。

第三，本发明的直接数字频率合成器利用AD9915来实现。相比其它直接数字频率合成器，AD9915具有更高的内部时钟采样率，更高的频率调谐分辨率，更加灵活的控制功能寄存器可配置，更快的跳频速度。集成度高，各种功能及参数可通过软件配置来完成，所需的外围电路少。

第四，本发明通过FPGA内部计数器实现AD9915的Profile参数更新与波形输出开启之间延时的时间差补偿，优化输出波形，提高相位精度。

附图说明

图1为基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法的流程图。

图2为基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路框图。

图3为直接数字频率合成器AD9915输出Profile1参数的波形时，FPGA进行Profile0参数配置的时序图。

图4为直接数字频率合成器AD9915输出Profile0参数的波形时，FPGA进行Profile1参数配置的时序图。

具体实施方式

下面结合附图和实施例对本发明详细说明：

实施例1

脉间频率捷变雷达领域中，由于硬件实现困难，传统的脉间频率捷变雷达很少运用相参技术通过雷达回波的非相参积累获取目标信息。非相参积累相对于相参积累，其噪声基底更高，积累增益更低，造成获取目标回波信息的效果较差。

针对这些问题，本发明进行了探讨与研究，提出一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法，本发明没有在接收机上实现回波相位补偿的方案进行改进，而是在发射机上设计一种新的脉间捷变相参雷达波束相位补偿方案。

本发明涉及数字信号处理领域，主要针对雷达抗干扰领域，本发明的基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，设计思路是：用FPGA对直接数字频率合成器AD9915配置控制功能寄存器CFR1/CFR2/CFR3/CFR4的参数；在FPGA中计算出一组脉间随机捷变相参雷达的每个子脉冲的频率与相位；利用FPGA中计算出的每个子脉冲的频率与相位参数，在每个脉冲间隔对直接数字频率合成器AD9915的频率和相位偏移寄存器Profile0和Profile1轮流进行配置频率和相位参数；根据脉冲宽度与脉冲重复周期(PRT)来开启/关闭波形输出，产生对应的脉冲包络。

参见图1，包括有如下步骤：

步骤1，配置控制功能寄存器：在FPGA中根据脉间捷变相参雷达波束相位补偿模式的特定参数给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置。

步骤2，计算频率与相位参数：在FPGA中根据脉间捷变相参相位补偿公式计算出一组脉间随机捷变相参雷达的每个子脉冲的频率值与相位值；

步骤3，配置频率与相位寄存器：利用FPGA中计算出的每个子脉冲的捷变相参雷达波束频率与捷变相参雷达波束相位补偿参数，在每个脉冲间隔将下一组脉间捷变相参雷达波束频率和脉间捷变相参雷达波束相位补偿参数配置到直接数字频率合成器AD9915的Profile寄存器中，并以每个子脉冲重复周期轮流切换一次Profile0和Profile1寄存器进行配置；

步骤4，控制AD9915产生脉冲包络：根据脉间捷变相参雷达波束的脉冲宽度与脉冲重复周期(PRT)，并用FPGA对AD9915的Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时进行时间补偿来控制波形的开启和关闭时间，使得Profile参数更新时刻与波形输出开启时刻一致，通过AD9915输出对应的脉间捷变相参雷达波形脉冲包络。输出一个脉冲之后，重复步骤2-4，产生下一个脉冲，以此类推，不断输出脉间捷变相参雷达波形，完成基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿的脉间捷变相参雷达波形信号。

本发明解决脉间随机捷变相参雷达的相控阵雷达波束指向随频率变化问题，在雷达信号发生器中产生的脉间捷变波形做相位补偿。

本发明基于FPGA和直接数字频率合成器AD9915的平台，在发射机产生相位补偿的脉间捷变相参雷达波形，利用直接数字频率合成器AD9915的高精度、响应速度快、控制方式和电路结构简单的特点，实现了一种可产生高质量的可相位补偿的脉间捷变相参雷达波形的技术方案。用本发明的基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法可以应用于解决脉间随机捷变相参雷达的相控阵雷达波束指向随频率变化问题。

实施例2

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1，步骤1中所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置，其中寄存器CFR1配置的功能包括：压控振荡器VCO校准使能、并行端口模式使能、波形正弦模式输出、自动清零相位累加器使能、手动输出幅度键控OSK模式使能、输出幅度键控OSK使能、数字内核时钟信号有效、数模转换器DAC时钟信号与偏置电路有效、基准时钟REFCLK输入电路和锁相环PLL有效。

本发明所述的直接数字频率合成器AD9915的控制功能寄存器CFR1，其各配置功能的介绍如下：压控振荡器VCO校准使能用于启动锁相环PLL内部系统时钟自动校准；并行端口模式使能用于实现寄存器的快速配置；波形正弦模式输出用于设置相位基准位于零；自动清零相位累加器使能用于每个子脉冲的相位基准归零；手动输出幅度键控OSK模式使能用于FPGA能手动控制波形的开关；输出幅度键控OSK使能用于实现波形的脉冲包络；数字内核时钟信号有效用于FPGA能不断地配置AD9915的寄存器参数；数模转换器DAC时钟信号与偏置电路有效用于提供AD9915内部数模转换器DAC的必要硬件运行环境；基准时钟REFCLK输入电路和锁相环PLL有效用于AD9915内部采样时钟与外部提供的基准时钟同源。

本发明所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1进行配置，其步骤可以对AD9915的基本运行模式进行配置，使AD9915的运行模式适用于本发明所述的脉间捷变相参雷达波束相位补偿模式。通过该特定配置，可最大地优化输出的脉间捷变相参雷达波形性能。

实施例3

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1-2，步骤1中所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置，其中寄存器CFR2配置的功能包括：使能Profile调制模式功能、使能并行数据端口调制功能、匹配延迟使能、同步时钟SYNC_CLK引脚输出使能。

本发明所述的直接数字频率合成器AD9915的控制功能寄存器CFR2，其各配置功能的介绍如下：使能Profile调制模式功能用于快速切换与配置子脉冲的频率和相位参数；使能并行数据端口调制功能用于快速地配置AD9915内部寄存器；匹配延迟使能用于AD9915的相位和频率变化的同步输出；同步时钟SYNC_CLK引脚输出使能用于AD9915对FPGA提供同源时钟。

本发明所述的给直接数字频率合成器AD9915的控制功能寄存器CFR2进行配置，其步骤同实施例2，可以对AD9915的基本运行模式进行配置，使AD9915的运行模式适用于本发明所述的脉间捷变相参雷达波束相位补偿模式。通过该特定配置，可最大地优化输出的脉间捷变相参雷达波形性能。

实施例4

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1-3，步骤1中所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置，其中寄存器CFR3配置的功能包括：禁用输入分频器复位功能、禁用倍频器特性、禁用内部锁相环PLL、禁用内部倍频器电路、手动选择内部电荷泵电流模式、使能锁相环PLL锁定检测、选择最小相位误差LDW；其中寄存器CFR4配置的功能为启动数模转换器DAC校准使能。

本发明所述的直接数字频率合成器AD9915的控制功能寄存器CFR3的配置方案，是为了采用外部直接提供采样时钟给AD9915的方法，而不是由AD9915内部进行锁相环倍频产生采样时钟，此方法能实现整个系统的时钟同源并且减少采样时钟的相位抖动。

本发明所述的直接数字频率合成器AD9915的控制功能寄存器CFR4的配置方案，是为了AD9915上电时和每次更改内部系统时钟时自动对数模转换器DAC进行校准。

本发明所述的给直接数字频率合成器AD9915的控制功能寄存器CFR3和CFR4进行配置，其步骤同实施例2-3，可以对AD9915的基本运行模式进行配置，使AD9915的运行模式适用于本发明所述的脉间捷变相参雷达波束相位补偿模式。通过该特定配置，可最大地优化输出的脉间捷变相参雷达波形性能。

实施例5

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1-4，为了在捷变频雷达中使用相位积累技术，就需要在各个不同频率的脉冲间实现相位补偿。脉间捷变雷达波形的脉冲相位决定于频率，在调整捷变频率高低的同时，又要调整相位大小，使两者之间一一对应，解决相控阵雷达波束指向随频率变化的问题。

本发明应用的捷变频雷达属于脉间随机捷变相参雷达，每个脉冲内的波形为单一频率的正弦波，前后两个脉冲波形的频率为随机改变，每个脉冲之间的波形相参并且具有相位补偿，步骤2中所述的相位补偿公式为：

其中f₀为雷达发射的脉间随机捷变波形的中心频率，p为脉冲序号，Δf为第p个脉冲产生波形的频率差，τ_mn为波束指向(α,β)时，第(m,n)个阵列单元的时间延迟，

为第p个脉冲频率的变化引起的相位差。

实施例6

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1-5，步骤3中所述的配置频率与相位寄存器，是采用FPGA对直接数字频率合成器AD9915内部寄存器进行写入，写入的方式为16位数据并行编程模式，配置内容有Profile0与Profile1寄存器的频率值与相位偏移值，其中相位偏移值由权利要求8中的相位补偿公式得出，并在每一个脉冲重复周期进行一次Profile参数配置，使用Profile0与Profile1寄存器轮流切换配置与使用。

直接数字频率合成器AD9915可通过串行端口通信模式与并口端口通信模式进行编程。本发明采用并口端口通信模式对直接数字频率合成器AD9915进行编程，配置Profile0与Profile1寄存器，该寄存器包含频率值与相位偏移值。由于每个捷变相参雷达波形的脉冲之间的时间间隔很短，相对于串行端口通信模式，采用并口端口通信模式可以更快速地完成Profile寄存器的频率值与相位偏移值配置，能够满足时间要求。

实施例7

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1-6，步骤4中，所述的控制AD9915产生脉冲包络，是根据AD9915中的Profile选择管脚开启到Profile参数更新的延时与AD9915中OSK管脚使能到波形输出开启的延时进行时间补偿，通过调整FPGA的对直接数字频率合成器AD9915序号为66的管脚(OSK)使能与关闭的计数值，使得Profile参数更新时刻与波形输出开启时刻一致。

由于直接数字频率合成器AD9915和其他硬件电路造成的延时，使得AD9915中的Profile选择管脚开启到Profile参数更新的延时与AD9915中OSK管脚使能到波形输出开启的延时不一致，对波形的时域造成微小的影响。通过本发明基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法，可以最大地优化输出的脉间捷变相参雷达波形，减少理论配置参数与实际波形输出效果的误差，减轻接收机对回波信号处理的难度。

上面重点描述了射频器件在本发明的方法下实现雷达波形优化，应用于抗干扰通信技术中脉间随机捷变相参雷达。根据本发明的方法可以设计出相同效果的不同电路。

实施例8

本发明还是一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路，是用基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法设计的。基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法同实施例1-7。参见图2，基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路的硬件实现平台包括有FPGA和直接数字频率合成器AD9915，FPGA与AD9915通过并行数据端口通信，用FPGA对AD9915的控制功能寄存器、频率寄存器和相位寄存器进行脉间捷变相参雷达波束相位补偿模式特定配置，并且FPGA对AD9915的Profile选择管脚与OSK管脚进行开关控制，通过AD9915输出相位补偿的脉间捷变相参雷达波形信号。

本发明的硬件实现平台包括有FPGA和直接数字频率合成器AD9915，该硬件方案的电路结构简单。并且由于FPGA方便的逻辑控制与高速信号处理特点，能快速地对控制功能寄存器、频率寄存器和相位寄存器进行脉间捷变相参雷达波束相位补偿模式特定配置。也能在配置频率与相位参数之前快速地根据每个子脉冲频率值计算相应的相位补偿值。

根据本发明的方法可以设计出相同效果的其它电路，本发明的方法不局限于采用型号为AD9915的直接数字频率合成器，也可采用其它型号的直接数字频率合成器实现脉间捷变相参雷达波束相位补偿，但所选取的直接数字频率合成器必须拥有本发明所述的功能。

实施例9

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法和电路同实施例1-8，所述对AD9915的寄存器进行控制功能寄存器的特定配置，具体是在FPGA中根据脉间捷变相参雷达波束相位补偿模式特定参数配置直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4。

本发明所述的对AD9915的寄存器进行控制功能寄存器的特定配置，是为了对AD9915的基本运行模式进行配置，使AD9915的运行模式适用于本发明所述的脉间捷变相参雷达波束相位补偿模式。通过该特定配置，可最大地优化输出的脉间捷变相参雷达波形性能。

实施例10

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法和电路同实施例1-9，FPGA对AD9915的Profile选择管脚与OSK管脚进行控制具体是根据Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时进行时间补偿来控制波形的开启和关闭时间，产生对应相位补偿的脉间捷变相参雷达波形脉冲包络。

由于Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时不一致。如果不考虑这个延时造成的误差，虽然也能实现输出对应的脉间捷变相参雷达波形脉冲包络，但是输出的波形会造成初始相位的误差，并且随着波形的频率不同而造成初始相位也不同，对目标回波的信号处理造成误差影响。需要进行延时补偿以优化脉间捷变相参雷达波形。

下面给出一个更加详细的例子，对本发明进一步说明

实施例11

基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法和电路同实施例1-10，本发明是基于直接数字频率合成器AD9915为主要硬件的实现方案，应用于脉间捷变相参雷达的波束相位补偿。参见图1和图2，通过FPGA与直接数字频率合成器AD9915相结合搭建硬件平台，设计方法包括：

步骤1，用FPGA对直接数字频率合成器AD9915配置控制功能寄存器CFR1/CFR2/CFR3/CFR4的参数。

步骤1中，下面讲述各个控制功能寄存器的具体配置方式：

在CFR1寄存器中，所需配置的功能有：压控振荡器VCO校准使能、并行端口模式使能、波形正弦模式输出、自动清零相位累加器使能、手动输出幅度键控OSK模式使能、输出幅度键控OSK使能、数字内核时钟信号有效、数模转换器DAC时钟信号与偏置电路有效、基准时钟REFCLK输入电路和锁相环PLL有效。

CFR1寄存器的具体配置方式为：先将AD9915外部功能管脚(F0至F3)的状态设置为0000(二进制)，AD9915中序号为22的管脚(PWD)设置为高电平，即16位数据并行编程模式，通过并行通信端口写入直接数字频率合成器AD9915的地址为0x01的寄存器参数为1111_0001_0000_0000(二进制)，地址为0x03的寄存器参数为0000_0001_0000_0011(二进制)。

在CFR2寄存器中，所需配置的功能有：使能Profile调制模式功能、使能并行数据端口调制功能、步骤匹配延迟使能、同步时钟SYNC_CLK引脚输出使能。

CFR2寄存器的具体配置方式为：先将AD9915外部功能管脚(F0至F3)的状态设置为0000(二进制)，AD9915中序号为22的管脚(PWD)设置为高电平，即16位数据并行编程模式，通过并行通信端口写入直接数字频率合成器AD9915的地址为0x05的寄存器参数为1000_1000_0000_0000(二进制)，地址为0x07的寄存器参数为0000_0000_1100_0001(二进制)。

在CFR3寄存器中，所需配置的功能有：禁用输入分频器复位功能、禁用倍频器特性、禁用内部锁相环PLL、禁用内部倍频器电路、手动选择内部电荷泵电流模式、使能锁相环PLL锁定检测、选择最小相位误差LDW。

CFR3寄存器的具体配置方式为：先将AD9915外部功能管脚(F0至F3)的状态设置为0000(二进制)，AD9915中序号为22的管脚(PWD)设置为高电平，即16位数据并行编程模式，通过并行通信端口写入直接数字频率合成器AD9915的地址为0x09的寄存器参数为0000_0000_0111_1100(二进制)，地址为0x0B的寄存器参数为0000_0000_0000_0000(二进制)。

在CFR4寄存器中，所需配置的功能有：启动数模转换器DAC校准使能。

CFR4寄存器的具体配置方式为：先将AD9915外部功能管脚(F0至F3)的状态设置为0000(二进制)，AD9915中序号为22的管脚(PWD)设置为高电平，即16位数据并行编程模式，通过并行通信端口写入直接数字频率合成器AD9915的地址为0x0D的寄存器参数为0011_0001_0010_0000(二进制)，地址为0x0F的寄存器参数为0000_0101_0000_0101(二进制)。

步骤2，在FPGA中计算出一组脉间随机捷变相参雷达的每个子脉冲的频率与相位。

步骤2中，由于脉间频率捷变，需要在雷达信号发生器中产生的脉间捷变波形做相位补偿。第p个脉冲频率的变化引起的相位差为：

式中f₀为雷达发射的脉间随机捷变波形的中心频率，Δf为第p个脉冲产生波形的频率差，τ_mn为波束指向(α,β)时，第(m,n)个阵列单元的时间延迟，

为第p个脉冲频率的变化引起的相位差。

在FPGA中利用随机频率生成函数生成一组指定频率范围之内的随机频率值，并暂时存储于FPGA中，这些频率值用32位无符号整数类型存储。接着通过上述相位差计算公式生成每个频率对应的相位值，用16位无符号整数存储在FPGA中。

下面举出一个例子：在FPGA中，设置好随机频率生成函数的输出范围，使其对应于脉间捷变雷达波形实际输出频率的范围。利用随机频率生成函数生成100个32位无符号数类型的频率值，再通过公式(1)计算100个16位无符号整数的相位差值，存储在FPGA中。在重复100次经过步骤2、步骤3、步骤4之后，也就是对直接数字频率合成器AD9915配置完这100个频率值与相位值之后，重新生成新的100个频率值以及与100个频率值对应的相位值，以此类推。

步骤3，利用FPGA中计算出100个频率值及对应的100个相位值的每个子脉冲的频率与相位参数，在每个脉冲间隔将下一组脉间捷变相参雷达波束频率和脉间捷变相参雷达波束相位补偿参数配置到直接数字频率合成器AD9915的Profile寄存器中，并以每个子脉冲为周期轮流切换Profile0和Profile1寄存器进行配置。参见图3和图4，图3为直接数字频率合成器AD9915输出Profile1参数的波形时，FPGA进行Profile0参数配置的时序图。图4为直接数字频率合成器AD9915输出Profile0参数的波形时，FPGA进行Profile1参数配置的时序图。

步骤3中，参见图2，首先将AD9915的外部功能管脚(F0至F3)的状态设置为0000(二进制)，进入并行编程模式，同时使能16位数据并行模式，FPGA通过并行通信端口写入直接数字频率合成器AD9915内部的寄存器。具体操作为：

使FPGA连接直接数字频率合成器AD9915的序号为28/29/30/31的管脚(F0/F1/F2/F3)都设置为低电平，AD9915序号为22的管脚(PWD)设置高电平，进入16位数据并行编程模式。将AD9915中序号为20的管脚(WR)保持高电平，再对AD9915序号为3/4/5/8/9/10/11/12(A7/A6/A5/A4/A3/A2/A1/A0)的管脚设置成0010_1101，进入Profile0低16位频率调谐字寄存器配置地址。在下一个FPGA时钟将序号为20的管脚(WR)输出低电平，使能写入寄存器操作，再在下一个FPGA时钟周期后立刻把AD9915序号为3/4/5/8/9/10/11/12/13/2/1/18/19/20/21/22的管脚(D15至D0)配置为所需的低16位频率值。经过两个FPGA时钟周期之后，将AD9915中序号为20的管脚(WR)保持高电平，再对AD9915序号为3/4/5/8/9/10/11/12(A7/A6/A5/A4/A3/A2/A1/A0)的管脚设置成0010_1111，进入Profile0高16位频率调谐字寄存器配置地址。在下一个FPGA时钟周期将序号为20的管脚(WR)输出低电平，使能写入寄存器操作，再在下一个FPGA时钟周期后立刻把AD9915序号为3/4/5/8/9/10/11/12/13/2/1/18/19/20/21/22的管脚(D15至D0)配置为所需的高16位频率值。接着经过两个FPGA时钟周期之后，将AD9915中序号为20的管脚(WR)保持高电平，再对AD9915序号为3/4/5/8/9/10/11/12(A7/A6/A5/A4/A3/A2/A1/A0)的管脚设置成0011_0001，进入Profile0 16位相位调谐字寄存器配置地址。在下一个FPGA时钟周期将AD9915中序号为20的管脚(WR)输出低电平，使能写入寄存器操作，再在下一个FPGA时钟周期后立刻把AD9915序号为3/4/5/8/9/10/11/12/13/2/1/18/19/20/21/22的管脚(D15至D0)配置为所需的16位相位值。

同样地，在下一个脉冲周期对另一个Profile进行寄存器配置，每个脉冲周期只配置一个Profile寄存器，两个Profile寄存器按脉冲周期轮流配置。配置Profile1寄存器的具体操作为：

使FPGA连接直接数字频率合成器AD9915的序号为28/29/30/31的管脚(F0/F1/F2/F3)都设置为低电平，AD9915序号为22的管脚(PWD)设置高电平，进入16位数据并行编程模式。将AD9915中序号为20的管脚(WR)保持高电平，对AD9915序号为3/4/5/8/9/10/11/12(A7/A6/A5/A4/A3/A2/A1/A0)的管脚设置成0011_0101，进入Profile1低16位频率调谐字寄存器配置地址。在下一个FPGA时钟周期将AD9915中序号为20的管脚(WR)输出低电平，使能写入寄存器操作，再在下一个FPGA时钟周期后立刻把AD9915序号为3/4/5/8/9/10/11/12/13/2/1/18/19/20/21/22的管脚(D15至D0)配置为所需的低16位频率值。经过两个FPGA时钟周期之后，将AD9915中序号为20的管脚(WR)保持高电平，再对AD9915序号为3/4/5/8/9/10/11/12(A7/A6/A5/A4/A3/A2/A1/A0)的管脚设置成0011_0111，进入Profile1高16位频率调谐字寄存器配置地址。在下一个FPGA时钟周期将AD9915中序号为20的管脚(WR)输出低电平，使能写入寄存器操作，再在下一个FPGA时钟周期后立刻把AD9915序号为3/4/5/8/9/10/11/12/13/2/1/18/19/20/21/22的管脚(D15至D0)配置为所需的高16位频率值。接着经过两个FPGA时钟周期之后，将AD9915中序号为20的管脚(WR)保持高电平，再对AD9915序号为3/4/5/8/9/10/11/12(A7/A6/A5/A4/A3/A2/A1/A0)的管脚设置成0011_1001，进入Profile116位相位调谐字寄存器配置地址。在下一个FPGA时钟周期将AD9915中序号为20的管脚(WR)输出低电平，使能写入寄存器操作，再在下一个FPGA时钟周期后立刻把AD9915序号为3/4/5/8/9/10/11/12/13/2/1/18/19/20/21/22的管脚(D15至D0)配置为所需的16位相位值。

步骤4，根据脉冲宽度与脉冲重复周期(PRT)来开启/关闭波形输出，产生对应的脉冲包络。

步骤4中，在FPGA中利用定时器设置好脉冲重复周期(PRT)，在这个定时器周期内再设置脉冲宽度。具体操作为：

在FPGA中编写定时器，设置脉冲重复周期(PRT)的计数值，初始化定时器计数值为0，接下来每一个FPGA时钟周期将定时器计数值加1，直到定时器计数值等于脉冲重复周期(PRT)的计数值时将定时器计数值归零。在每个脉冲重复周期中，等定时器计数值计数到100次时，切换Profile状态。即如果当前周期的AD9910序号为25/26/27的管脚(PS0/PS1/PS2)状态为000，则下一个状态应为100。如果当前周期的AD9910序号为25/26/27的管脚(PS0/PS1/PS2)状态为100，则下一个状态应为000，以此重复。在这个脉冲重复周期里，再设置一个AD9915序号为66的管脚(OSK)开关的计数值，用于对AD9915的输出波形进行开启与关断。由于Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时不一致，需要进行延时补偿。先在定时器计数值计数至100次时，输出高电平使能OSK管脚，根据脉冲宽度设置OSK管脚关闭的计数值。利用示波器观测输出波形，根据波形相位不连续的时间点可以知道这个时间点是Profile参数更新的时刻，测量AD9910序号为25/26/27的管脚(PS0/PS1/PS2)状态改变至Profile参数更新的延时，再测量OSK管脚使能至波形开启的延时。计算出这两个延迟的时间差，在FPGA中对AD9915序号为66的管脚(OSK)使能与关闭的计数值进行这两个延迟的时间差的时间补偿，使得Profile参数更新时刻与波形输出开启时刻一致。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

综上所述，本发明公开的一种基于AD9915的捷变相参雷达相位补偿方法和电路，解决了脉间随机捷变相参雷达的相控阵雷达波束指向随频率变化问题。实现步骤包括：配置控制功能寄存器；计算频率与相位参数；配置频率与相位寄存器；控制AD9915产生脉冲包络；完成基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿的脉间捷变相参雷达波形信号。硬件实现平台包括有FPGA和直接数字频率合成器AD9915，FPGA与AD9915通过并行数据端口通信，用FPGA对AD9915的控制功能寄存器、频率寄存器和相位寄存器进行脉间捷变相参雷达波束相位补偿模式特定配置，并且FPGA对AD9915的Profile选择管脚与OSK管脚进行开关控制，通过AD9915输出相位补偿的脉间捷变相参雷达波形信号。本发明的创新点在于充分利用直接数字频率合成器AD9915的高精度和快速响应的特点，通过直接数字频率合成器AD9915与FPGA的并行数据端口通信功能，在最短的时间内实现脉间捷变相参雷达波形的频率参数和相位参数的配置；在发射机上解决相控阵雷达波束指向随频率变化的问题；通过FPGA内部计数器实现AD9915的Profile参数更新与波形输出开启之间延时的时间差补偿。本发明的优点在于：能减轻接收机对回波信号处理的算法难度；可方便地调节脉间捷变相参雷达波形的频率与相位，电路设计简单，迭代性强；可有效降低直接数字频率合成器AD9915的器件误差，优化输出波形，提高相位精度。本发明应用于脉间随机捷变相参雷达，对各个脉冲间不同频率的波形进行相位补偿。

Claims (10)

1.一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿方法，其特征在于，包括有如下步骤：

步骤1，配置控制功能寄存器：在FPGA中根据脉间捷变相参雷达波束相位补偿模式的特定参数给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置；

步骤2，计算频率与相位参数：在FPGA中根据脉间捷变相参相位补偿公式计算出一组脉间随机捷变相参雷达的每个子脉冲的频率值与相位值；

步骤3，配置频率与相位寄存器：利用FPGA中计算出的每个子脉冲的捷变相参雷达波束频率与捷变相参雷达波束相位补偿参数，在每个脉冲间隔将下一组脉间捷变相参雷达波束频率和相位补偿参数配置到直接数字频率合成器AD9915的Profile寄存器中，并以每个子脉冲重复周期轮流切换一次Profile0和Profile1寄存器进行配置；

步骤4，控制AD9915产生脉冲包络：根据脉间捷变相参雷达波束的脉冲宽度与脉冲重复周期(PRT)，并用FPGA对AD9915的Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时进行时间补偿来控制波形的开启和关闭时间，使得Profile参数更新时刻与波形输出开启时刻一致，通过AD9915输出对应的脉间捷变相参雷达波形脉冲包络；输出一个脉冲之后，重复步骤2-4，产生下一个脉冲，以此类推，不断输出脉间捷变相参雷达波形，完成基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿的脉间捷变相参雷达波形信号。

2.根据权利要求1所述的一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，其特征在于，步骤1中所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置，其中寄存器CFR1配置的功能包括：压控振荡器VCO校准使能、并行端口模式使能、波形正弦模式输出、自动清零相位累加器使能、手动输出幅度键控OSK模式使能、输出幅度键控OSK使能、数字内核时钟信号有效、数模转换器DAC时钟信号与偏置电路有效、基准时钟REFCLK输入电路和锁相环PLL有效。

3.根据权利要求1所述的一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，其特征在于，步骤1中所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置，其中寄存器CFR2配置的功能包括：

使能Profile调制模式功能、使能并行数据端口调制功能、步骤匹配延迟使能、同步时钟SYNC_CLK引脚输出使能。

4.根据权利要求1所述的一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，其特征在于，步骤1中所述的给直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4进行配置，其中寄存器CFR3配置的功能包括：

禁用输入分频器复位功能、禁用倍频器特性、禁用内部锁相环PLL、禁用内部倍频器电路、手动选择内部电荷泵电流模式、使能锁相环PLL锁定检测、选择最小相位误差LDW；其中寄存器CFR4配置的功能为启动数模转换器DAC校准使能。

5.根据权利要求1所述的一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，其特征在于，步骤2中所述的相位补偿公式为：

其中f₀为雷达发射的脉间随机捷变波形的中心频率，p为脉冲序号，Δf为第p个脉冲产生波形的频率差，τ_mn为波束指向(α,β)时，第(m,n)个阵列单元的时间延迟，

为第p个脉冲频率的变化引起的相位差。

6.根据权利要求1所述的一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，其特征在于，步骤3中所述的配置频率与相位寄存器，是采用FPGA对直接数字频率合成器AD9915内部寄存器进行写入，写入的方式为16位数据并行编程模式，配置内容有Profile0与Profile1寄存器的频率值与相位偏移值，其中相位偏移值由相位补偿公式得出，并在每一个脉冲重复周期进行一次Profile参数配置，使用Profile0与Profile1寄存器轮流切换配置与使用。

7.根据权利要求1所述的一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿实现方法，其特征在于，步骤4中，所述的控制AD9915产生脉冲包络，是根据AD9915中的Profile选择管脚开启到Profile参数更新的延时与AD9915中OSK管脚使能到波形输出开启的延时进行时间补偿，通过调整FPGA的对直接数字频率合成器AD9915序号为66的管脚(OSK)使能与关闭的计数值，使得Profile参数更新时刻与波形输出开启时刻一致。

8.一种基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路，其特征在于，硬件实现平台包括有FPGA和直接数字频率合成器AD9915，FPGA与AD9915通过并行数据端口通信，用FPGA对AD9915的控制功能寄存器、频率寄存器和相位寄存器进行脉间捷变相参雷达波束相位补偿模式特定配置，并且FPGA对AD9915的Profile选择管脚与OSK管脚进行开关控制，通过AD9915输出相位补偿的脉间捷变相参雷达波形信号。

9.根据权利要求8所述的基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路，其特征在于，所述对AD9915的寄存器进行控制功能寄存器的特定配置，具体是在FPGA中根据脉间捷变相参雷达波束相位补偿模式特定参数配置直接数字频率合成器AD9915的控制功能寄存器CFR1/CFR2/CFR3/CFR4。

10.根据权利要求8所述的基于直接数字频率合成器AD9915的脉间捷变相参雷达波束相位补偿电路，其特征在于，所述FPGA对AD9915的Profile选择管脚与OSK管脚进行控制具体是根据Profile选择管脚开启到Profile参数更新的延时与OSK管脚使能到波形输出开启的延时进行时间补偿来控制波形的开启和关闭时间，使得Profile参数更新时刻与波形输出开启时刻一致，产生对应相位补偿的脉间捷变相参雷达波形脉冲包络。

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