CN109947677A - 支持乱序功能的axi总线位宽转换装置及数据传输方法 - Google Patents
支持乱序功能的axi总线位宽转换装置及数据传输方法 Download PDFInfo
- Publication number
- CN109947677A CN109947677A CN201910145031.9A CN201910145031A CN109947677A CN 109947677 A CN109947677 A CN 109947677A CN 201910145031 A CN201910145031 A CN 201910145031A CN 109947677 A CN109947677 A CN 109947677A
- Authority
- CN
- China
- Prior art keywords
- data
- order
- queue
- resp
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Communication Control (AREA)
Abstract
本发明公开一种支持乱序功能的AXI总线位宽转换装置及数据传输方法,所述位宽转换装置包括命令通道模块CMD CH、数据通道模块DATA CH、应答通道模块RESP CH,AW和AR复用CMD CH,W和R复用DATA CH,B和R通道中的应答信号复用RESP CH,R通道复用DATA CH时,与W通道的上、下游相反,上述3个模块均支持使用ID表征当前命令、数据或者应答,命令的ID、数据的ID以及应答的ID是一一对应的,因此本装置支持乱序传输。所述数据传输方法是一种乱序功能且同时能进行位宽转换的数据传输方法。本装置和方法在位宽转换中支持乱序功能,能够充分发挥AXI总线效率。
Description
技术领域
本发明涉及一种AXI总线位宽转换装置,具体的说,是一种支持乱序功能的AXI总线位宽转换装置,同时涉及一种基于该位宽转换装置的数据传输方法。
背景技术
AXI协议是ARM公司提出的面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的,支持不对齐的数据传输,同时在突发传输中,只需要首地址,同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问,并更加容易时序收敛。AXI协议的一大特点是支持乱序传输,但是在位宽转换中,现有技术方案并不支持该特点,造成AXI的命令只能顺序传输响应,但不能最好发挥AXI效率。
发明内容
本发明要解决的技术问题是提供一种支持乱序功能的AXI总线位宽转换装置及基于该位宽转换装置的数据传输方法,在位宽转换中支持乱序功能,能够充分发挥AXI总线效率。
为了解决所述技术问题,本发明采用的技术方案是:一种支持乱序功能的AXI总线位宽转换装置,本装置与上游设备连接的AXI通道定义为S端通道,与下游设备连接的AXI通道定义为M端通道,本装置将上游S端AXI命令转换为下游M端AXI命令;根据AXI协议特点,将5个AXI独立通道分别划分为命令通道模块CMD CH、数据通道模块DATA CH、应答通道模块RESP CH,AW和AR复用CMD CH,W和R复用DATA CH,B和R通道中的应答信号复用RESP CH,R通道复用DATA CH时,与W通道的上、下游相反;本装置的3个模块均支持使用ID表征当前命令、数据或者应答,命令的ID、数据的ID以及应答的ID是一一对应的,因此本装置支持乱序传输,即命令发送的顺序和数据以及应答返回的顺序可以不一致,如果两条命令的ID相同,则相同ID的命令的发送顺序和数据以及应答返回的顺序要一致。
进一步的,CMD CH包括data_queue、resp_queue和CMD转换模块,CMD CH与DATACH、RESP CH之间通过data_queue和resp_queue模块通信,data_queue中存放的是S端的命令信息以及转换后的M端命令信息,resp_queue中存放的是ID以及该ID对应的命令是否是整个原ID命令的最后一条的指示信号。
进一步的,CMD CH与DATA CH、RESP CH之间通过data_queue和resp_queue模块通信时,命令按发送顺序写入queue中,且按此顺序排列; DATA CH和RESP CH根据当前得到的ID查询该ID对应的转换信息,使DATA CH和RESP CH对数据和应答做相应处理,当该条信息处理完毕,则从queue中删除;新的命令依旧按序写入queue中已存在的命令之后,queue中数据按序进入,乱序输出,且queue中数据排列方式一直按照写入顺序排列。
进一步的,CMD转换模块将S端接收的命令转换成符合5个独立通道信号表征方式的M端命令。
本发明还公开了一种基于上述装置的数据传输方法,包括以下步骤:S01)、CMD CH的S端接收上游传来的命令,受AXI协议约束,将S端接收的命令拆分成多条ID相同的命令,由M端发送给下游,同时,多条ID相同的命令按照发送顺序,依次向data_queue写入该ID对应的转化前的命令信息和转后后的命令信息,同时依次向resp_queue写入该ID以及在最后一条拆分命令中的高有效last信号,表示当前该ID是最后一条命令;S02)、DATA CH接收命令,根据数据ID,查询data_queue,如果命中多条ID信息,则读取最先写入data_queue中的该ID信息,DATA CH按照data_queue中的输出信息,将S端的位宽数据转化为M端的位宽数据,并在该条信息处理完成后,向CMD CH发送删除该信息的信号;S03)、RESP CH接收应答,根据应答ID查询CMD CH resp_queue中的信息,如果命中多条ID信息,则读取最先写入resp_queue中的该ID信息,RESP CH根据last信号是否有效,决定是否将应答信息传输给S端,如果last信号为高,表示当前应答是有效应答,传输给S端,否则认为当前应答为拆分命令中的某一中间命令,应答无效,不传输。
本发明的有益效果:本发明所述位宽转换装置的5个传输通道均有ID表征当前命令或数据或者应答,命令的ID和数据的ID以及应答的是一一对应的,因此AXI支持乱序传输功能,充分发挥了AXI协议的高效性能。且本装置根据AXI协议特点,合理划分模块,模块可复用,减少了一半设计工作量。
附图说明
图1为实施例1所述位宽转换装置的架构图;
图2为CMD CH的架构图;
图3为queue中数据状态示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步的说明。
实施例1
本实施例公开一种支持乱序功能的AXI总线位宽转换装置,如图1所示,本装置与上游设备连接的AXI通道定义为S端通道(slave,从端口),本装置与下游设备连接的AXI通道定义为M端通道(master,主端口)。本装置用于将上游S端AXI命令转换为下游M端AXI命令。本实施例根据AXI协议特点,将5个AXI独立通道(CH)分别划分为CMD CH(命令通道模块)、DATACH(数据通道模块)、RESP CH(应答通道模块)。AW和AR复用CMD CH,W和R复用DATA CH,B和R通道中的应答信号复用RESP CH。R通道复用DATA CH时,与W通道的上、下游正好相反。
上述3个CH均包含SDATA_WIDTH和MDATA_WIDTH两个参数。在复用时,R通道的SDATA_WIDTH和MDATA_WIDTH配置与其他通道的配置刚好相反。
本实施例中,AW和AR通道信号功能一致,W和R通道信号功能稍有差异,读应答包含在R通道中。AXI的5个传输通道均有ID表征当前命令或数据或应答,命令的ID和数据的ID以及应答的ID是一一对应的。因此AXI支持乱序传输:命令发送的顺序和数据以及应答返回的顺序可以不一致。如果两条命令的ID相同,则相同ID的命令的发送顺序和数据以及应答返回的顺序要一致。具体的,AW、AR、W、R、B通道中的信号含义分别为:
表1 :AW通道表征命令的主要信号以及描述
表2 :AR通道表征命令的主要信号以及描述
表3 W通道表征数据传输的主要信号以及描述
表4 B通道表征数据传输的主要信号以及描述
表5 R通道表征数据传输的主要信号以及描述
根据各个通道内的信号可知,写命令与写数据有ID标识,因此这两者之间可以乱序,乱序的含义为写数据下发的顺序可以与写命令下发的顺序不一致,但是写数据ID是与已下发命令的ID对应的,不做提前数据下发。写命令与写应答有相应ID标识,因此这两者之间可以乱序,乱序的含义为写应答返回顺序可以与写命令下发的顺序不一致,但是写应答ID是与已下发命令的ID对应的,不可能做提前应答。读命令与读数据和读应答均有ID标识,因此读数据和读应答可以与读命令之间乱序,乱序的含义为读数据和读应答的返回顺序可以与命令下发的顺序不一致,但是读数据和读应答不可能做提前返回。因为读数据和读应答共享一个ID,因此这两者之间没有乱序。
位宽转换模块主要完成各个通道内命令转换以及相对应的数据转换。转换前后均符合AXI协议。以128bit转换为32bit为例,一条写命令,如果awsize=4(4表示数据位宽为128bit,AXI协议规定),awlen为180(180表示181个数据传输,AXI协议规定),awburst为1(incremental传输,地址递增传输类型,AXI协议规定),共传输128bit*181数据量。则可以转换为两条awsize=2(数据32位宽),awlen=255,awburst=1的写命令和一条awsize=2(数据32位宽),awlen=211,awburst=1的写命令,共传输32bit*(256+256+212)数据量,传输数据量转换前后相等;原一条命令被拆分为3条命令。相应的数据位宽也从128bit变为32bit,且变成3笔独立传输。
本装置可实现宽位宽变换到窄位宽,也可实现由窄位宽变换到宽位宽,位宽变换范围:32bit /64bit /128bit /256bit /512bit /1024bit之间互相变换。本实施例对转换算法不做要求,主要是针对AXI乱序功能做设计。
如图2所示,为CMD CH的架构图,CMD CH包括data_queue、resp_queue和CMD转换模块,CMD转换模块连接于S端和M端之间,同时CMD转换模块的输出端还与data_queue、resp_queue相连,CMD CH与DATA CH、RESP CH之间通过data_queue和resp_queue模块通信。data_queue中存放的是S端的命令信息以及转换后的M端命令信息,即原命令和转换后的命令主要表征信号(前面所述的AWSIZE、AWADDR、AWLEN、AWBURST或ARSIZE、ARADDR、ARLEN、ARBURST以及命令ID),resp_queue中存放的是ID以及该ID对应的命令是否是整个原ID命令的最后一条的指示信号。
data_queue和resp_queue模块的特点:命令按发送顺序写入queue中,且按此顺序排列; DATA CH和RESP CH根据当前得到的ID查询该ID对应的转换信息(即原命令和转换后的命令主要表征信号,前面所述的AWSIZE、AWADDR、AWLEN、AWBURST或ARSIZE、ARADDR、ARLEN、ARBURST),使DATA CH和RESP CH对数据和应答做相应处理,当该条信息处理完毕,则从queue中删除;新的命令依旧按序写入queue中已存在的命令之后,queue中数据按序进入,乱序输出,且queue中数据排列方式一直按照写入顺序排列。
图3所示为queue中数据写入和读出时,内部数据排列状态。queue具有一定深度,深度为可存入数据条数。每个写入queue中的数据均按序分配了空闲的序列号。当某个序列号对应的数据被读出,则该序列号之后的所有命令的序列号会执行减1操作。
例如,queue中存入了5个数据,此时读出第3条数据,但实际空闲出的序列号是5。原第4条和第5条命令的序列号均减1,顺移到第3条命令和第4条命令。
实施例2
本发明还公开了一种基于实施例1所述装置的数据传输方法,本实施例以以配置SDATA_WIDTH和MDATA_WIDTH为256和64为例,说明本装置工作方式,SDATA_WIDTH表示上游AXI协议位宽,MDATA_WIDTH表示下游AXI协议位宽。
所述数据传输方法包括以下步骤:S01)、CMD CH S端接收的命令为256位宽数据传输命令。受AXI协议约束,任何一起传输,只能传输有限数据,即传输数据长度有上限,数据长度上限由传输类型决定。
因此,将S端接收的命令拆分成多条ID相同的命令,由M端发送给下游,同时,多条ID相同的命令按照发送顺序,依次向data_queue写入该ID对应的转化前的命令信息和转后后的命令信息,同时依次向resp_queue写入该ID以及在最后一条拆分命令中的高有效last信号,表示当前该ID是最后一条命令;
S02)、DATA CH接收命令,根据数据ID,查询data_queue,如果命中多条ID信息,则读取最先写入data_queue中的该ID信息,DATA CH按照data_queue中的输出信息,将S端的位宽数据转化为M端的位宽数据,并在该条信息处理完成后,向CMD CH发送删除该信息的信号;
S03)、RESP CH接收应答,根据应答ID查询CMD CH resp_queue中的信息,如果命中多条ID信息,则读取最先写入resp_queue中的该ID信息,RESP CH根据last信号是否有效,决定是否将应答信息传输给S端,如果last信号为高,表示当前应答是有效应答,传输给S端,否则认为当前应答为拆分命令中的某一中间命令,应答无效,不传输。
本发明所述位宽转换装置的3个模块均支持使用ID表征当前命令、数据或者应答,命令的ID、数据的ID以及应答的ID是一一对应的,因此本装置支持AXI乱序传输,充分发挥了AXI协议的高效性能。且本装置根据AXI协议特点,合理划分模块,模块可复用,减少了一半设计工作量。
本发明所述位宽转换装置的3个模块均支持使用ID表征当前命令、数据或者应答的基础是:命令通道模块CMD CH 存储ID,数据通道模块DATA CH 、应答通道模块RESP CH根据接收信息中的数据ID或者应答ID查询CMD CH中的信息,再根据查询结果进行相应处理。
以上描述的仅是本发明的基本原理和优选实施例,本领域技术人员根据本发明作出的改进和替换,属于本发明的保护范围。
Claims (5)
1.一种支持乱序功能的AXI总线位宽转换装置,其特征在于:本装置与上游设备连接的AXI通道定义为S端通道,与下游设备连接的AXI通道定义为M端通道,本装置是将上游S端AXI命令转换为下游M端AXI命令;根据AXI协议特点,将5个AXI独立通道分别划分为命令通道模块CMD CH、数据通道模块DATA CH、应答通道模块RESP CH,AW和AR复用CMD CH,W和R复用DATA CH,B和R通道中的应答信号复用RESP CH,R通道复用DATA CH时,与W通道的上、下游相反;上述3个模块均支持使用ID表征当前命令、数据或者应答,命令的ID、数据的ID以及应答的ID是一一对应的,因此本装置支持乱序传输,即命令发送的顺序和数据以及应答返回的顺序可以不一致,如果两条命令的ID相同,则相同ID的命令的发送顺序和数据以及应答返回的顺序要一致。
2.根据权利要求1所述的支持乱序功能的AXI总线位宽转换装置,其特征在于:CMD CH包括data_queue、resp_queue和CMD转换模块,CMD CH与DATA CH、RESP CH之间通过data_queue和resp_queue模块通信,data_queue中存放的是S端的命令信息以及转换后的M端命令信息,resp_queue中存放的是ID以及该ID对应的命令是否是整个原ID命令的最后一条的指示信号。
3.根据权利要求1所述的支持乱序功能的AXI总线位宽转换装置,其特征在于:CMD CH与DATA CH、RESP CH之间通过data_queue和resp_queue模块通信时,命令按发送顺序写入queue中,且按此顺序排列;DATA CH和RESP CH根据当前得到的ID查询该ID对应的转换信息,使DATA CH和RESP CH对数据和应答做相应处理,当该条信息处理完毕,则从queue中删除;新的命令依旧按序写入queue中已存在的命令之后,queue中数据按序进入,乱序输出,且queue中数据排列方式一直按照写入顺序排列。
4.根据权利要求1所述的支持乱序功能的AXI总线位宽转换装置,其特征在于:CMD转换模块将S端接收的命令转换成符合5个独立通道信号表征方式的M端命令。
5.一种基于权利要求3所述位宽转换装置的数据传输方法,其特征在于:包括以下步骤:S01)、CMD CH的S端接收上游传来的命令,受AXI协议约束,将S端接收的命令拆分成多条ID相同的命令,由M端发送给下游,同时,多条ID相同的命令按照发送顺序,依次向data_queue写入该ID对应的转化前的命令信息和转后后的命令信息,同时依次向resp_queue写入该ID以及在最后一条拆分命令中高有效last信号,表示当前该ID是最后一条命令;S02)、DATA CH接收命令,根据数据ID,查询data_queue,如果命中多条ID信息,则读取最先写入data_queue中的该ID信息,DATA CH按照data_queue中的输出信息,将S端的位宽数据转化为M端的位宽数据,并在该条信息处理完成后,向CMD CH发送删除该信息的信号;S03)、RESPCH接收应答,根据应答ID查询CMD CH resp_queue中的信息,如果命中多条ID信息,则读取最先写入resp_queue中的该ID信息,RESP CH根据last信号是否有效,决定是否将应答信息传输给S端,如果last信号为高,表示当前应答是有效应答,传输给S端,否则认为当前应答为拆分命令中的某一中间命令,应答无效,不传输。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910145031.9A CN109947677B (zh) | 2019-02-27 | 2019-02-27 | 支持乱序功能的axi总线位宽转换装置及数据传输方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910145031.9A CN109947677B (zh) | 2019-02-27 | 2019-02-27 | 支持乱序功能的axi总线位宽转换装置及数据传输方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109947677A true CN109947677A (zh) | 2019-06-28 |
CN109947677B CN109947677B (zh) | 2023-03-21 |
Family
ID=67006995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910145031.9A Active CN109947677B (zh) | 2019-02-27 | 2019-02-27 | 支持乱序功能的axi总线位宽转换装置及数据传输方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109947677B (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110704351A (zh) * | 2019-09-24 | 2020-01-17 | 山东华芯半导体有限公司 | 基于axi总线的主机设备数据传输扩展方法 |
CN110716888A (zh) * | 2019-09-27 | 2020-01-21 | 山东华芯半导体有限公司 | 一种axi总线缓存机制的实现方法 |
CN113791994A (zh) * | 2021-11-17 | 2021-12-14 | 南京芯驰半导体科技有限公司 | 一种基于AXI协议wrap访问的DDR控制器及处理方法 |
CN115203116A (zh) * | 2022-09-13 | 2022-10-18 | 南京芯驰半导体科技有限公司 | 一种axi总线传输方法、系统和芯片 |
CN116795746A (zh) * | 2023-08-29 | 2023-09-22 | 北京象帝先计算技术有限公司 | 数据传输装置、系统、组件、电子设备及方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070067549A1 (en) * | 2005-08-29 | 2007-03-22 | Judy Gehman | Method for request transaction ordering in OCP bus to AXI bus bridge design |
TW201005540A (en) * | 2008-07-22 | 2010-02-01 | Realtek Semiconductor Corp | Bus system and operation method thereof |
CN102096734A (zh) * | 2011-01-26 | 2011-06-15 | 北京中星微电子有限公司 | 一种验证总线乱序传输的方法和装置 |
CN105095254A (zh) * | 2014-05-07 | 2015-11-25 | 深圳市中兴微电子技术有限公司 | 一种实现数据一致性的方法及装置 |
CN105677605A (zh) * | 2014-11-20 | 2016-06-15 | 深圳市中兴微电子技术有限公司 | 一种高效的可配置片上互联系统及其实现方法、装置 |
CN106933760A (zh) * | 2017-03-13 | 2017-07-07 | 郑州云海信息技术有限公司 | 一种基于axi协议的dma控制器及数据上传方法 |
CN107729278A (zh) * | 2017-09-30 | 2018-02-23 | 郑州云海信息技术有限公司 | 一种基于axi总线协议的spi控制器及其控制方法 |
-
2019
- 2019-02-27 CN CN201910145031.9A patent/CN109947677B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070067549A1 (en) * | 2005-08-29 | 2007-03-22 | Judy Gehman | Method for request transaction ordering in OCP bus to AXI bus bridge design |
TW201005540A (en) * | 2008-07-22 | 2010-02-01 | Realtek Semiconductor Corp | Bus system and operation method thereof |
CN102096734A (zh) * | 2011-01-26 | 2011-06-15 | 北京中星微电子有限公司 | 一种验证总线乱序传输的方法和装置 |
CN105095254A (zh) * | 2014-05-07 | 2015-11-25 | 深圳市中兴微电子技术有限公司 | 一种实现数据一致性的方法及装置 |
CN105677605A (zh) * | 2014-11-20 | 2016-06-15 | 深圳市中兴微电子技术有限公司 | 一种高效的可配置片上互联系统及其实现方法、装置 |
CN106933760A (zh) * | 2017-03-13 | 2017-07-07 | 郑州云海信息技术有限公司 | 一种基于axi协议的dma控制器及数据上传方法 |
CN107729278A (zh) * | 2017-09-30 | 2018-02-23 | 郑州云海信息技术有限公司 | 一种基于axi总线协议的spi控制器及其控制方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110704351A (zh) * | 2019-09-24 | 2020-01-17 | 山东华芯半导体有限公司 | 基于axi总线的主机设备数据传输扩展方法 |
WO2021056632A1 (zh) * | 2019-09-24 | 2021-04-01 | 山东华芯半导体有限公司 | 基于axi总线的主机设备数据传输扩展方法 |
CN110716888A (zh) * | 2019-09-27 | 2020-01-21 | 山东华芯半导体有限公司 | 一种axi总线缓存机制的实现方法 |
CN113791994A (zh) * | 2021-11-17 | 2021-12-14 | 南京芯驰半导体科技有限公司 | 一种基于AXI协议wrap访问的DDR控制器及处理方法 |
CN115203116A (zh) * | 2022-09-13 | 2022-10-18 | 南京芯驰半导体科技有限公司 | 一种axi总线传输方法、系统和芯片 |
CN116795746A (zh) * | 2023-08-29 | 2023-09-22 | 北京象帝先计算技术有限公司 | 数据传输装置、系统、组件、电子设备及方法 |
CN116795746B (zh) * | 2023-08-29 | 2023-12-19 | 北京象帝先计算技术有限公司 | 数据传输装置、系统、组件、电子设备及方法 |
Also Published As
Publication number | Publication date |
---|---|
CN109947677B (zh) | 2023-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109947677A (zh) | 支持乱序功能的axi总线位宽转换装置及数据传输方法 | |
EP1738267B1 (en) | System and method for organizing data transfers with memory hub memory modules | |
CN105468547B (zh) | 一种基于axi总线的便捷可配置帧数据存取控制系统 | |
CN100444131C (zh) | 具有仲裁分组协议的存储器仲裁系统及方法 | |
US9110831B2 (en) | High-speed memory system | |
CN100595720C (zh) | 用于基于集线器的存储系统中直接存储器访问的设备和方法 | |
US20050273564A1 (en) | Memory controller | |
CN105549916A (zh) | PCIe固态硬盘控制器、基于PCIe的存储系统及其数据读写方法 | |
CN110247970B (zh) | 一种互连芯片动态共享缓冲装置 | |
CN101729423B (zh) | 通用公共无线接口cpri端口间数据传输的方法及装置 | |
CN103517085B (zh) | 一种基于视频解码设计实现远程服务器管理的方法 | |
CN101304362B (zh) | 重传缓冲装置及传输数据的方法 | |
CN103117962B (zh) | 一种星载共享存储交换装置 | |
US20240111449A1 (en) | Cascaded memory system | |
CN102629914A (zh) | 一种以太网数据包缓存方法和装置 | |
CN101261611A (zh) | 一种外围设备间的数据传输装置和传输方法 | |
CN116737624B (zh) | 一种高性能数据存取装置 | |
CN101304296B (zh) | 网络装置及其传输方法 | |
US20100262754A1 (en) | Cpu data bus pld/fpga interface using dual port ram structure built in pld | |
CN107783927A (zh) | 用于连接axi接口和dma接口的电路转换系统及方法 | |
CN116204465A (zh) | 一种多通道ddr和pcie数据交换模块设计 | |
CN206991288U (zh) | 一种数据存储系统 | |
US20050235080A1 (en) | Speed matching data storage system | |
US20030099238A1 (en) | High-speed interchip interface protocol | |
CN108055460A (zh) | 高速图像处理和采集系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |