CN109936355B - Rf开关、集成电路和装置及其制造方法 - Google Patents

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Abstract

场效应晶体管(FET)电路、RF开关和装置的实施例包括：源极端和漏极端，其耦合到半导体基板的有源表面；沟道，其在所述源极端与所述漏极端之间的所述基板中；以及多个栅极结构，其耦合到所述沟道上的所述有源表面。将沟道触点耦合到第一对所述栅极结构之间的所述沟道上的所述有源表面，并且将第一电容器电耦合于所述沟道触点与所述多个栅极结构的栅极结构之间。

Description

RF开关、集成电路和装置及其制造方法
技术领域
本文描述的主题的实施例总体上涉及多栅极晶体管、RF开关、集成电路和包括多栅极晶体管的装置，以及用于制造这种晶体管、RF开关、集成电路和装置的方法。
背景技术
微波场效应晶体管(FET)广泛用于各种类型的射频(RF)电路，如功率放大器、RF开关和其它电路。在一些RF电路和装置中，“多栅极”FET可能是比更常规的单栅极FET更理想的选择。本质上，多栅极FET是单片晶体管装置，其包括漏极端与源极端之间的可变导电性沟道，以及位于沟道上方的多个栅极。提供给多个栅极的电信号在FET的操作期间控制沟道的导电性。与单栅极FET相比，多栅极的实施方式可以实现对沟道的更好的电控制。这进而可以实现更有效地抑制“关断状态”漏电流和/或“接通”状态下的增强电流(即驱动电流)。
在一些系统中，可以实施由多栅极FET的堆叠构成的开关(即，几个多栅极FET的串联耦合布置)，以实现更高的功率处理能力。在这种开关中，跨处于关断状态的堆叠多栅极FET的非均匀RF交流(AC)电压分布可能导致堆叠中的一个或多个第一多栅极FET的过早击穿，这反过来可能降低开关的功率处理能力。
发明内容
根据本发明的第一方面，提供一种场效应晶体管(FET)电路，其包括：
半导体基板，其具有有源表面；
源极端，其耦合到所述有源表面；
漏极端，其耦合到所述有源表面；
多栅极FET沟道，其在所述源极端与所述漏极端之间的所述半导体基板中；
多个栅极结构，其耦合到所述多栅极FET沟道上的所述有源表面；
第一沟道触点，其耦合到第一对所述栅极结构之间的所述多栅极FET沟道上的所述有源表面；以及
第一电容器，其电耦合于所述第一沟道触点与所述多个栅极结构的第一栅极结构之间。
在一个或多个实施例中，所述FET电路进一步包括：
第二电容器，其电耦合于所述第一沟道触点与所述源极端之间；以及
第三电容器，其电耦合于所述第一沟道触点与所述漏极端之间。
在一个或多个实施例中，所述FET电路进一步包括：
第二沟道触点，其耦合到第二对所述栅极结构之间的所述有源表面；以及
第四电容器，其电耦合于所述第一沟道触点与所述第二沟道触点之间。
在一个或多个实施例中，所述第一电容器、所述第二电容器和所述第三电容器各自具有0.05皮法到5.0皮法的范围内的电容值。
在一个或多个实施例中，所述FET电路进一步包括：
第一电阻器，其与所述第二电容器并联耦合于所述第一沟道触点与所述源极端之间；以及
第二电阻器，其与所述第三电容器并联耦合于所述第一沟道触点与所述漏极端之间。
在一个或多个实施例中，所述FET电路进一步包括：
第二沟道触点，其耦合到第二对所述栅极结构之间的所述有源表面；以及
第四电容器，其电耦合于所述第一沟道触点与所述第二沟道触点之间。
在一个或多个实施例中，所述第一电阻器和所述第二电阻器是带状线电阻器，其与所述半导体基板一体形成于所述有源表面上。
在一个或多个实施例中，所述第一电阻器和所述第二电阻器各自具有2千欧姆到60千欧姆范围内的电阻值。
在一个或多个实施例中，所述FET电路进一步包括：
第二电容器，其电耦合于所述源极端与所述多个栅极结构的第二栅极结构之间，其中所述第二栅极结构可以与所述第一栅极结构相同或不同。
在一个或多个实施例中，所述第一沟道触点是欧姆触点。
在一个或多个实施例中，所述第一电容器是金属-绝缘体-金属电容器，其与所述半导体基板一体形成于所述有源表面上。
在一个或多个实施例中，所述半导体基板选自包括以下的组：砷化镓基板、硅基板、绝缘体上硅CMOS基板、体硅CMOS基板、氮化镓基板、硅上氮化镓基板和碳化硅上氮化镓基板。
根据本发明的第二方面，提供一种射频开关，其包括：
天线节点；
第一发射/接收(T/R)节点；
第一场效应晶体管(FET)，其在所述天线节点与所述第一T/R节点之间，其中所述第一FET包括
半导体基板，其具有有源表面，
源极端，其耦合到所述有源表面，
漏极端，其耦合到所述有源表面，
多栅极FET沟道，其在所述源极端与所述漏极端之间的所述半导体基板中，以及
多个栅极结构，其耦合到所述多栅极FET沟道上的所述有源表面；
第一沟道触点，其耦合到第一对所述栅极结构之间的所述多栅极FET沟道上的所述有源表面；以及
第一电容器，其电耦合于所述第一沟道触点与所述多个栅极结构的第一栅极结构之间。
在一个或多个实施例中，所述射频开关进一步包括：
第二电容器，其电耦合于所述第一沟道触点与所述源极端之间；以及
第三电容器，其电耦合于所述第一沟道触点与所述漏极端之间。
在一个或多个实施例中，所述射频开关进一步包括：
第二沟道触点，其耦合到第二对所述栅极结构之间的所述有源表面；以及
第四电容器，其电耦合于所述第一沟道触点与所述第二沟道触点之间。
在一个或多个实施例中，所述射频开关进一步包括：
至少一个额外FET，其与所述天线节点与所述第一T/R节点之间的所述第一FET串联耦合。
在一个或多个实施例中，所述射频开关进一步包括：
第二FET，其耦合于所述第一T/R节点与电压参考端之间。
在一个或多个实施例中，所述射频开关进一步包括：
至少一个额外FET，其与所述第一T/R节点与所述电压参考端之间的所述第二FET串联耦合。
在一个或多个实施例中，所述射频开关进一步包括：
第二T/R节点；以及
第二FET，其在所述天线节点与所述第二T/R节点之间。
在一个或多个实施例中，所述射频开关进一步包括：
第三FET，其耦合于所述第一T/R节点与电压参考端之间；以及
第四FET，其耦合于所述第二T/R节点与所述电压参考端之间。
根据本发明的第三方面，提供一种制造场效应晶体管(FET)电路的方法，所述方法包括：
通过以下方式在半导体基板的有源表面中和其上方形成FET：
将源极端耦合到所述有源表面，
将漏极端耦合到所述有源表面，其中多栅极FET沟道存在于所述源极端与所述漏极端之间的所述半导体基板中，以及
将多个栅极结构耦合到所述多栅极FET沟道上的所述有源表面；
将第一沟道触点耦合到第一对所述栅极结构之间的所述多栅极FET沟道上的所述有源表面；以及
将第一电容器电耦合于所述第一沟道触点与所述多个栅极结构的第一栅极结构之间。
在一个或多个实施例中，所述方法进一步包括：
将第二电容器电耦合于所述第一沟道触点与所述源极端之间；以及
将第三电容器电耦合于所述第一沟道触点与所述漏极端之间。
在一个或多个实施例中，形成所述FET进一步包括将第二沟道触点耦合到第二对所述栅极结构之间的所述有源表面，并且所述方法进一步包括：
将第四电容器电耦合于所述第一沟道触点与所述第二沟道触点之间。
在一个或多个实施例中，所述方法进一步包括：
将第一电阻器与所述第二电容器并联耦合于所述第一沟道触点与所述源极端之间；以及
将第二电阻器与所述第三电容器并联耦合于所述第一沟道触点与所述漏极端之间。
在一个或多个实施例中，所述方法进一步包括：
将第二电容器电耦合于所述源极端与所述多个栅极结构的第二栅极结构之间，其中所述第二栅极结构可以与所述第一栅极结构相同或不同。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
当结合以下附图考虑时，通过参考详细描述和权利要求可以得到对主题的更完整的理解，其中相同的附图标记在所有附图中指代相似的元件。
图1是射频(RF)收发器系统的简化方框图；
图2是根据实施例的体现图1的RF收发器系统的一部分的模块的顶视图；
图3是根据实施例的RF开关的简化电路图；
图4是根据实施例的对应于图3的RF开关的FET堆叠的组合的简化框图；
图5是根据实施例的体现图4的FET堆叠的组合的单片RF开关集成电路(IC)的顶视图；
图6是根据实施例的图5的RF开关IC的多栅极FET和电压调平电路的放大顶视图；
图7是根据实施例的图6的多栅极FET沿线7-7的横截面侧视图；
图8是根据实施例的电耦合到多栅极FET的电压调平电路的简化电路图；
图9是根据另一个实施例的电耦合到多栅极FET的电压调平电路的简化电路图；
图10是根据又另一个实施例的电耦合到多栅极FET的电压调平电路的简化电路图；
图11是根据又另一个实施例的电耦合到多栅极FET的电压调平电路的简化电路图；并且
图12是根据实施例的制造具有电耦合到一个或多个多栅极FET的一个或多个电压调平电路的IC的方法的流程图。
具体实施方式
本发明主题的实施例包括与常规多栅极FET堆叠结构相比可以实现跨关断状态下的多栅极场效应晶体管(FET)的堆叠的更均匀的交流(AC)、高频(例如，射频)电压分布的方法和设备。更具体地，本发明主题的实施例包括电路和结构，所述电路和结构被配置成确保当FET堆叠处于关断状态时，多栅极FET的堆叠中的一个或多个第一FET不会遇到比堆叠中的一个或多个剩余FET明显更高的电压。因此，各个实施例的实施方式可以避免一个或多个第一FET的显著过早击穿，并且因此可以导致多栅极FET堆叠的更高功率处理能力。
在详细描述多栅极FET实施例之前，结合图1到图4描述可以实施这种多栅极FET实施例的系统、模块和电路的例子。应该理解，稍后描述的多栅极FET实施例可以在各种其它系统、模块和电路中实施。因此，图1到图4中示出的示例系统、模块和电路不应被解释为限制本发明主题的范围。
图1是射频(RF)收发器系统100的例子的简化框图，其包括RF开关110、发射器120、接收器130和天线140。收发器系统100是半双工收发器，其中发射器120或接收器130中的仅一个在任何给定时间通过RF开关110耦合到天线140。更具体地，控制RF开关110的状态(例如，通过RF开关控制器IC 250，图2)以在将由发射器120产生的RF发射信号耦合到天线140或者将由天线140接收的RF接收信号耦合到接收器130之间交替。
发射器120可以包括例如发射(TX)信号处理器122和功率放大器124。发射信号处理器122被配置成产生发射信号，并且将发射信号提供给功率放大器124。功率放大器124放大发射信号，并且将放大的发射信号提供给RF开关110。接收器130可以包括例如接收放大器132(例如，低噪声放大器)和接收(RX)信号处理器134。接收放大器132被配置成放大来自RF开关110的相对低功率的接收信号，并且将放大的接收信号提供给接收信号处理器134。接收信号处理器134被配置成消耗或处理接收信号。
如图1中描绘的，在每个发射时间间隔期间，RF开关110被控制为处于第一或“发射”状态，其中发射信号路径在发射器节点128与天线节点148之间闭合，并且其中接收信号路径在天线节点148与接收器节点138之间断开。相反，在每个接收时间间隔期间，RF开关110被控制为处于第二或“接收”状态，其中接收信号路径在天线节点148与接收器节点138之间闭合，并且其中发射信号路径在发射器节点128与天线节点148之间断开。
RF收发器系统100可以使用各种有源和无源电子装置物理地实施，所述有源和无源电子装置可以容纳在一个或多个印刷电路板(PCB)和/或其它基板上。为了便于组装这样的系统，RF收发器系统100的各种部件可以在自含式模块或电子装置中实施，所述自含式模块或电子装置可以耦合到PCB，所述PCB将模块/装置电连接到RF收发器系统100的其它部分。如本文所使用的，术语“模块”表示物理上包含在单个壳体内或单个包装内的一组有源和/或无源电气装置(例如，IC和部件)(例如，一个或多个装置包括在公共基板上(在本文中称为“模块基板”))。“模块”还包括多个导电端，其用于将所述一组装置电连接到形成电气系统的其它部分的外部电路系统。本质上，模块基板配置，将一个或多个装置耦合到模块端的方法以及模块内的装置数量限定了模块类型。例如，在各个实施例中，模块可以采用表面安装装置、芯片载体装置、球、引脚或接点栅格阵列装置、扁平封装(例如，四或双扁平封装)装置、芯片级封装装置、系统级封装(SiP)装置的形式或者采用某种其它类型的集成电路封装的形式。尽管下文描述了特定类型的模块，但是应该理解，本发明主题的实施例也可以包括在其它类型的模块中。
例如，图2是根据实施例的体现图1的RF收发器系统100的一部分的模块200的顶视图。模块200包括模块基板202，其可以是相对小的PCB、导电凸缘或另一刚性结构。模块200还包括耦合到模块基板202的多个IC，包括RF开关集成电路(IC)210(例如，体现RF开关110的IC，图1)、接收放大器IC 232(例如，接收放大器132，图1)、接收匹配电路IC 234和RF开关控制器IC 250。另外，模块200包括发射信号输入端228(例如，对应于发射器节点128，图1)、接收信号输出端238(例如，对应于接收器节点138，图1)、天线端248(例如，对应于天线端148，图1)、发射/接收(TX/RX)控制信号端252、一个或多个接地端260、261以及一个或多个电源端262。各种IC 210、232、234、250和端228、238、248、252、260到262通过多个引线键合(例如，引线键合270)电连接在一起。在其它实施例中，IC 210、232、234、250和端228、238、248、252、260到262中的各个可以使用其它导电结构(例如，模块基板202上和其内的导电迹线和/或穿过模块基板202的导电通孔)电连接在一起。在各个实施例中，模块200可以容纳在气腔封装或包覆模制(例如，包封)封装中，尽管在没有这种封装的情况下模块200也可以被认为是完整的。
在将模块200结合到收发器系统(例如，系统100，图1)中之后，并且在收发器系统的操作期间，可以通过电源和接地端260到端262向模块200提供电源和接地参考电压。RF开关控制器IC 250可以转换通过电源端262接收的输入电源电压(例如，+5.0伏特)。另外，RF开关控制器IC 250可以通过TX/RX控制信号端252接收开关控制信号(例如，TTL电平信号)。基于所接收的开关控制信号，RF开关控制器IC 250向RF开关IC 210的各种晶体管(例如，开关320、324、330、334内的晶体管，图3)的控制端(例如，栅极)提供开关控制信号。如稍后将更详细描述的，开关控制信号确定在任何给定时间各种晶体管中的每一种是否处于导电或非导电状态。更具体地，开关控制信号确定RF开关IC 210在任何给定时间是处于发射状态(即，开关被配置成将RF信号从发射器120传送到天线140的状态)还是接收状态(即，开关被配置成将RF信号从天线140传送到接收器130的状态)。
当开关控制信号将RF开关IC 210配置为发射状态时，RF开关IC 210从功率放大器(例如，功率放大器124，图1)通过发射信号输入端228接收的发射信号通过RF开关IC 210传递到天线端248。相反，当开关控制信号将RF开关IC 210置于接收状态时，从天线端248接收的信号通过RF开关IC 210传递到接收匹配电路IC 234。接收匹配电路IC 234可以包括一个或多个集成无源装置(例如，电容器、电感器和/或电阻器)。集成无源装置以及接收匹配电路IC 234、RF开关IC 210与接收放大器IC 232之间的引线键合270的电感构成RF开关IC210与接收放大器IC 232之间的阻抗匹配电路。在替代实施例中，接收匹配电路IC 234可以由分立部件代替。无论哪种方式，阻抗匹配电路还可以执行通过阻抗匹配电路从RF开关IC210传递到接收放大器IC 232的接收信号的滤波。接收放大器IC 232从接收匹配电路IC234接收接收信号，并且放大接收信号。然后，接收放大器IC 232将放大的接收信号提供给接收信号输出端238。
图3是根据实施例的RF开关300的简化电路图，并且图4是根据更具体的实施例的实施为FET堆叠420、424、430、434的布置的对应RF开关400的简化框图。RF开关300、400各自可以提供RF开关110(图1)和/或RF开关IC 210(图2)的功能。在实施例中，RF开关300、400各自包括多个输入/输出(I/O)节点，其包括发射器输入端328/428(例如，发射器节点128，图1)、接收器输出端338/438(例如，接收器节点138，图1)、天线I/O 348/448(例如，天线节点148，图1)和电压参考节点352/452、353/453。本文中，发射器输入端328/428和接收器输出端338/438可以统称为发射/接收(T/R)节点。
RF开关300包括电耦合于各种I/O节点328、338、348、352、353之间的多个开关320、324、330、334，其中每个开关320、323、330、334被实施为图4中的FET的堆叠420、424、430、434。至少一些(并且可能所有)FET是多栅极FET，尽管FET中的一些也可以是单栅极FET。因此，尽管下文的描述可以涉及多栅极FET的堆叠，但是应该理解，并非堆叠中的所有FET必须是多栅极FET，并且一些堆叠可以仅包括单栅极FET。
根据实施例，耦合于发射器输入端328与天线I/O 348之间的开关320可以实施为串联耦合的多栅极FET 421、422、423的第一堆叠420，所述串联耦合的多栅极FET 421、422、423电耦合于发射器输入端428与天线I/O 448之间。耦合于发射器输入端328与电压参考节点352之间的开关324可以实施为串联耦合的多栅极FET 425、426、427的第二堆叠424，所述串联耦合的多栅极FET 425、426、427电耦合于发射器输入端428与电压参考节点452之间。耦合于天线I/O 348与接收器输出端338之间的开关330可以实施为串联耦合的多栅极FET431、432、433的第三堆叠430，所述串联耦合的多栅极FET 431、432、433电耦合于天线I/O448与接收器输出端438之间。最后，耦合于接收器输出端338与电压参考节点353之间的开关334可以实施为串联耦合的多栅极FET 435、436、437的第四堆叠434，所述串联耦合的多栅极FET 435、436、437电耦合于接收器输出端438与电压参考节点453之间。当合并到更大的电气系统中时，电压参考节点352/452、353/453通常将耦合到接地参考(例如，零伏特)，尽管节点352/452、353/453可替代地也可以耦合到正或负DC电压参考。
参考图4，每个FET 421到423、425到427、431到433、435到437包括源极端(例如，端471、472、473、474)、漏极端(例如，端481、482、483、484)和“多栅极”结构(例如，多栅极结构461、462、463、464)。源极端与漏极端之间的“多栅极FET沟道”的导电性由通过栅极端(例如，端454、455、456、457)提供给每个多栅极结构的控制信号来控制。如本文所使用的，术语“多栅极FET沟道”是指多栅极FET的源极端与漏极端之间的整个可变导电性路径。术语“多栅极FET沟道”将在后面的图7的描述的上下文中更全面地定义。根据实施例，提供给任何特定堆叠420、424、430、434中的多栅极FET的控制信号是同步的，因为它们同时使所述堆叠中的所有FET基本上导电(例如，“接通”或“闭合”)或基本上不导电(例如，“关断”或“断开”)。
如本文所使用的，关于堆叠中的多个FET之间的电耦合，术语“串联耦合”意味着多个FET的电流传导端(例如，源极端/漏极端)连接在一起，以在多个FET处于导电状态(例如，“接通”或“闭合”)时在输入节点(例如，输入端428)与输出节点(例如，天线I/O 448)之间提供连续的导电沟道/路径。例如，在对应于堆叠420的串联耦合的多栅极FET序列中，FET 421的源极端471可以耦合到发射输入端428，FET421的漏极端481可以耦合到FET 422的源极端，FET 422的漏极端可以耦合到FET 423的源极端，并且FET 423的漏极端可以耦合到天线I/O 448。尽管本文的描述涉及串联耦合布置，其中第一FET具有连接到输入节点的源极端，并且具有连接到第二FET的源极端的漏极端，但是在其它实施例中源极和漏极端连接可以颠倒(例如，串联耦合布置可以具有第一FET，其漏极端连接到输入节点，并且源极端连接到第二FET的漏极端)。更一般地，多栅极FET的源极端和漏极端中的每一个可以被称为“电流传导端”，并且所述术语可以可互换地用于源极端或漏极端。
在图4中，多栅极FET的堆叠420、424、430、434中的每一个被示出为包括三个串联耦合的FET 421到423、425到427、431到433、435到437。尽管在一些实施例中堆叠420、424、430、434中的每一个可以包括三个串联耦合的FET，但是堆叠420、424、430、434中的每一个可替代地可以包括单个多栅极FET、两个多栅极FET或多于三个多栅极FET(如每个FET堆叠中的椭圆所指示的)。在一些实施例中，分流堆叠424、434中的任一个或两者可以不包括任何多栅极FET，相反发射器输入端428和/或接收器输出端438可以分别直接耦合到对应的电压参考节点452、453。堆叠420、424、430、434可以全部包括相同数量的多栅极FET，或者堆叠420、424、430、434可以包括彼此不同数量的多栅极FET。
如结合图1所描述的，在RF开关300/400的操作期间，RF开关300/400的状态被控制为(例如，通过RF开关控制器IC 250，图2)在将发射器在发射器输入端328/428处提供的RF发射信号耦合到天线I/O348/448，或者通过接收器输出端338、438将天线在天线I/O 348/448处提供的RF接收信号耦合到接收器之间交替。在每个发射时间间隔期间，RF开关300/400被控制成处于发射状态，如图3中所描绘的，其中发射器节点328/428与天线I/O 348/448之间的发射信号路径闭合，并且其中天线I/O 348/448与接收器输出端338/438之间的接收信号路径断开。在发射状态下，开关320和334闭合，并且开关324和330断开。参考图4，这意味着控制信号被发送到栅极端454和457以使多栅极FET 421到423和435到437处于基本导通状态，并且控制信号被发送到栅极端455和456以使多栅极FET 425到427和431到433处于基本上不导通状态。因此，在发射状态下，发射器输入端328/428处存在的信号能量通过开关320或堆叠420传送到天线I/O 348/448，并且发射器输入端328/428与电压参考节点452之间的导电路径断开。另外，在发射状态下，接收器输出端338/438处存在的信号能量通过开关334或堆叠434传送到电压参考节点453，并且接收器输出端338/438与天线I/O 348/448之间的导电路径断开。
相反，在每个接收时间间隔期间，RF开关300/400被控制成处于接收状态，其中天线I/O 348/448与接收器节点338/438之间的接收信号路径闭合，并且其中发射器输入端328/428与天线I/O 348/448之间的发射信号路径断开。在接收状态下，开关330和324闭合，并且开关320和334断开。参考图4，这意味着控制信号被发送到栅极端455和456以使多栅极FET 425到427和431到433处于基本导通状态，并且控制信号被发送到栅极端454和457以使多栅极FET 421到423和435到437处于基本上不导通状态。因此，在接收状态下，天线I/O348/448处存在的信号能量通过开关330或堆叠430传送到接收器输出端338/438，并且接收器输出端338/438与电压参考节点453之间的导电路径断开。另外，在接收状态下，发射器输入端328/428处的信号能量通过开关324或堆叠424传送到电压参考节点452，并且发射器输入端328/428与天线I/O 348/448之间的导电路径断开。
在关断状态下，跨每个堆叠420、424、430、434的AC电压跨堆叠的FET被划分。如在本说明书中所使用的，“AC电压”是指高频(例如，3兆赫兹或更高)和/或RF频率(例如，3兆赫兹到300千兆赫兹或更高)的电压信号。另外，“跨”堆叠的电压是指跨输入-到-输出端的电压(例如，跨堆叠420的端428到448的电压)，并且“跨”FET的电压是指源极-到-漏极电压(例如，跨FET 421的端453到463的电压)。理想地，当堆叠的FET是对称的(即，具有相同的尺寸和/或功率处理能力)时，跨每个堆叠420、424、430、434的总AC电压将跨堆叠的FET均匀地划分。然而，实际上，未补偿的FET寄生可能导致跨每个堆叠420、424、430、434的FET的总关断状态AC电压的不均匀划分。例如，假设期望FET堆叠420的AC击穿电压为约39伏特，并且FET堆叠420包括三个对称FET 421、422、423，则每个FET将理想地具有约13伏特的AC击穿电压(即，39伏特/3个FET)，并且每个FET将恰好在整个堆叠420击穿之前看到跨FET的约13伏特。
然而，在没有实施本发明主题的实施例的情况下，即使当FET在尺寸上对称时，由于FET寄生，跨堆叠中的FET的关断状态AC电压分布也可能是不相等的。更具体地，电接近接收入射电压的节点的FET(即，对于通过堆叠传送的信号，最电接近输入端的FET)可以看到比电远离接收入射电压的节点的一个或多个FET的明显更高的关断状态AC电压。在RF开关400中，例如，FET 421、425、431和435电接近接收通过其对应的FET堆叠传送的入射发射信号或接收电压信号的节点。在上文给出的例子中，在需要39伏特堆叠AC击穿电压并且在没有实施本发明主题的实施例的情况下，跨FET 421上的AC电压可以超过约13伏特的期望AC击穿电压，同时FET 422和423经历明显低于其13伏特AC击穿电压的AC电压。此时，即使跨堆叠的总AC电压尚未达到期望的堆叠击穿电压，FET 421也可能击穿，紧接着是FET 422和423的击穿。这表示不期望的过早击穿情况(例如，击穿低于期望的39伏特FET堆叠AC击穿电压)，这可能不利地影响FET堆叠的功率处理能力。
本发明主题的实施例包括多栅极FET、多栅极FET堆叠(即，FET的串联耦合组合，其中至少一些是多栅极FET)，以及RF开关IC(例如，对应于RF开关110、210、300、400，图1到图4)的实施方式，其被配置为使得在关断状态下，AC电压可以跨堆叠的多栅极FET基本上均匀地划分(即，跨堆叠中每个FET的关断状态AC电压可以与跨堆叠中的其它FET的关断状态AC电压基本相同)。如下文将详细描述的，电路内的一个或多个FET堆叠中的一个或多个多栅极FET(例如，在RF开关110、210、300、400内，图1到图4)包括“电压调平电路”的实施例。根据各个实施例，一个或多个电压调平电路被配置成引起跨堆叠中的FET(例如，跨堆叠420中的FET 421到423、堆叠424中的FET 425到427、堆叠430中的FET 431到433和/或堆叠434中的FET 435到437，图4)的关断状态AC电压(以及在一些实施例中还有DC电压)的更均匀分布。
图5是根据实施例的单片RF开关IC 500的顶视图，所述单片RF开关IC 500体现图4的FET堆叠的组合，并且包括多个电压调平电路。为了增强理解，图5应该与作为RF开关IC500的放大顶视图和横截面侧视图的图6和图7同时观察。
首先参考图5，RF开关IC 500包括多个FET堆叠520、524、530、534(例如，FET堆叠420、424、430、434，图4)，所述FET堆叠中的每一个包括三个串联耦合的多栅极FET 521到523、525到527、531到533、535到537(例如，多栅极FET 421到423、425到427、431到433、435到437，图4)。根据实施例，FET堆叠520、524、530、534可以形成单个单片半导体芯片(即，单个半导体基板)的部分。可替代地，FET堆叠520、524、530、534中的一些或全部可以包括在使用引线键合和/或其它导电结构电连接在一起的不同半导体芯片内。
根据实施例，RF开关IC 500是“单片的”，因为FET 521到523、525到527、531到533、535到537形成于单个集成电路基板510中和其上。例如，根据实施例，RF开关IC 500可以形成于基于砷化镓(GaAs)的基板510上，并且下文结合图7更详细地描述这种实施例。尽管本文描述了基于GaAs的装置，但是本领域技术人员基于本文的描述将理解，本发明主题也可以在形成于其它类型的基板上的RF装置中实施，包括基于硅(Si)的基板(例如，体Si CMOS，绝缘体上硅(SoI)CMOS等)和基于氮化镓(GaN)的基板(例如，硅上的GaN、碳化硅(SiC)上的GaN等)。另外，尽管特定的假形高电子迁移率晶体管(pHEMT)配置在图7中示出并且在下文详细描述，但是本领域技术人员基于本文的描述将理解，本发明主题可以在各种不同配置的、栅极控制的三端部件或晶体管中实施，包括不同配置的pHEMT、金属氧化物半导体FET(MOSFET)、高电子迁移率晶体管(HEMT)、金属半导体场效应晶体管(MESFET)、横向扩散金属氧化物半导体(LDMOS)FET、增强型MOSFET(EMOSFET)和结栅FET(JFET)，仅举几例。
除了FET堆叠520、524、530、534之外，RF开关IC 500还包括多个I/O节点528、538、548、560、562，所述I/O节点中的每一个都可以提供与外部电路系统的电连接(例如，与天线140、发射器120、接收器130、接收匹配电路IC 234、RF开关控制器IC 250等的连接)和/或与一个或多个电源和/或电压参考(例如，电源、接地和其它电压参考)的电连接。例如，I/O节点528、538、548、560、562中的一些或全部可以实施为暴露在RF开关IC 500的顶表面处的导电焊盘。因此，I/O节点528、538、548、560、562可以用作用于引线键合的键合焊盘(例如，图2中的引线键合270)，其提供到上述外部电路系统或到其它电路系统的电连接。根据实施例，I/O节点包括发射器输入节点528(例如，发射器节点128、328、428，图1、图3、图4)、接收器输出节点538(例如，接收器节点138、338、438，图1、图3、图4)、天线I/O节点548(例如，天线节点148、348、448，图1、图3、图4)和电压参考节点560、562(例如，参考节点352、353、452、453，图3、图4)。
源极端与漏极端之间的FET沟道的导电性由通过栅极端(例如，端454、455、456、457，图4)提供给每个多栅极结构的控制信号来控制。为了实现这种沟道导电性控制，RF开关IC 500还包括多个控制节点(未示出)，其使得控制信号能够由外部电路系统提供给FET堆叠520、524、530、534，并且更具体地，提供给FET 521到523、525到527、531到533、535到537的栅极端。根据实施例，提供给任何特定堆叠520、524、530、534中的多栅极FET的控制信号是同步的，因为它们同时使所述堆叠中的所有FET基本上导电(例如，“接通”或“闭合”)或基本上不导电(例如，“关断”或“断开”)。
由串联耦合的多栅极FET 521、522、523组成的第一FET堆叠520电耦合于发射器输入节点528与天线I/O节点548之间。更具体地，在实施例中，FET 521的漏极端电耦合到发射器输入节点528，FET 521的源极端电耦合到FET 522的漏极端，FET 522的源极端电耦合到FET 523的漏极端，并且FET 523的源极端电耦合到天线I/O节点548。
由串联耦合的多栅极FET 525、526、527组成的第二FET堆叠524电耦合于发射器输入节点528与电压参考节点560之间。更具体地，在实施例中，FET 525的漏极端电耦合到发射器输入节点528，FET 525的源极端电耦合到FET 526的漏极端，FET 526的源极端电耦合到FET 527的漏极端，并且FET 527的源极端电耦合到电压参考节点560。
由串联耦合的多栅极FET 531、532、533组成的第三堆叠530电耦合于天线I/O节点548与接收器输出节点538之间。更具体地，在实施例中，FET 531的漏极端电耦合到天线I/O节点548，FET 531的源极端电耦合到FET 532的漏极端，FET 532的源极端电耦合到FET 524的漏极端，并且FET 524的源极端电耦合到接收器输出节点538。
最后，由串联耦合的多栅极FET 535、536、537组成的第四堆叠534电耦合于接收器输出节点538与电压参考节点562之间。更具体地，在实施例中，FET 535的漏极端电耦合到接收器输出节点538，FET 535的源极端电耦合到FET 536的漏极端，FET 536的源极端电耦合到FET 537的漏极端，并且FET 537的源极端电耦合到电压参考节点562。当合并到更大的电气系统中时，电压参考节点560、562通常将耦合到接地参考(例如，零伏特)，尽管节点560、562可替代地也可以耦合到正或负DC电压参考。
如将结合图6到图11更详细地描述的，电压调平电路571、572、573、574、575、576、577、578、579、580、581、582可以电耦合到FET 521到523、525到527、531到533、535到537中的一些或全部。如先前所讨论的，一个或多个电压调平电路571到582被配置成引起跨每个堆叠520、524、530、534中的FET的关断状态AC电压(以及在一些实施例中还有DC电压)的更均匀分布。在图5中，电压调平电路571到582各自给出不同的附图标记，以强调电压调平电路可能彼此不同的点。例如，电压调平电路的各个实施例在图8到图11中示出，稍后将对其进行详细描述。然而，电压调平电路571到582也可以基本相同。另外，在一些实施例中，少至一个电压调平电路571到582可以电耦合到少至一个多栅极FET 521到523、525到527、531到533、535到537，在一些实施例中，或者每个堆叠520、524、530、534中的少至一个FET。例如，将电压调平电路571、574、577、580耦合到FET堆叠520、524、530、534的至少第一FET 521、525、531、535(例如，到最电接近入射信号的FET)可能是特别有利的。
现在参考图6，其是图5的多栅极FET 531的放大顶视图(即，图5中由虚线框6包围的FET 531)。图6应与图7并行观察，其是沿图6的线7-7的晶体管指状物的横截面侧视图。应当注意，在图6中，示出FET 531的两个部分被放大(在虚线圆圈中)以更好地示出各个实施例的特征。
首先参考图6，多栅极FET 531包括多个晶体管“指状物”(例如，指状物631、632、633)，其形成于半导体基板510中和其上。FET 531的晶体管指状物彼此平行布置，其中每个指状物在FET的输入端与输出端之间传送信号的一部分。每个晶体管指状物包括覆盖源极区671的源极端670(例如，端471、472、473、474，图4)，以及覆盖漏极区681的漏极端680(例如，端481、482、483、484，图4)，其中源极端670和漏极端680和区671、681是细长的(在图6中的水平方向上)，并且每个基本上延伸晶体管指状物的宽度。FET 531的多个源极端670与导电源极条672(在图6中的垂直方向上延伸)电耦合在一起，并且FET 531的多个漏极端680类似地与导电漏极条682(也在图6中的垂直方向上延伸)电耦合在一起。如本文所使用的，“源极端”可以指单个源极端(例如，端670的一个实例)或者指多个水平源极端和垂直源极条672的电连接组合件。类似地，如本文所使用的，“漏极端”可以指单个漏极端(例如，端680的一个实例)或者指多个水平漏极触点和垂直漏极条682的电连接组合件。
多栅极组合件660被定位在每对直接相邻的源极区671与漏极区681之间(或每对直接相邻的源极端670与漏极端680之间)的半导体基板510的部分上方。如本文所使用的，当提及两个元件时，术语“直接相邻”意指没有与这些元件中的任一个或两个相同类型的元件被物理定位在直接相邻元件之间。
在图6的实施例中，多栅极组合件660包括三个细长的栅极结构661、662、663，其以蛇形方式在多栅极组合件660的第一末端664与第二末端665之间彼此平行地延伸。虽然细长栅极结构661到663可以在多栅极组合件660的第一末端664与第二末端665之间彼此电隔离，但是栅极结构661到663可以在第一末端664处或之前电连接在一起，使得可以在操作期间将同步沟道控制信号提供给栅极结构661到663。更具体地，在操作期间，将沟道控制信号提供给多栅极组合件660(例如，与栅极结构661到663同步)，以控制位于直接相邻的源极区671与漏极区681之间的基板510的沟道区(例如，沟道区730，图7)的导电性。
根据各个实施例，电压调平电路577电连接到FET 531。根据为电压调平电路577选择的实施例，可以特别在电压调平电路577与FET 531之间实施多个电连接690到694。电连接690到694各自可以包括装置的一个或多个金属层的一个或多个导电迹线，以及电连接导电迹线的导电通孔。例如，电连接可以包括以下组合：a)电压调平电路577与直接相邻的栅极结构661到663之间的半导体基板510的部分之间的一个或多个电连接690、691；b)电压调平电路577与源极端670和/或漏极端680(和/或源极条672或漏极条682)之间的电连接692、693；和/或c)到多栅极组合件660的一个或多个电连接694，并且更具体地，到栅极结构661到663中的一个或多个。稍后将结合图8到图11更详细地描述电压调平电路的各个实施例以及到多栅极FET的其相关联电连接。
为了更好地理解单个晶体管指状物的实施例的构造，参考图7，其是通过多栅极FET 531的一个晶体管指状物632，并且更具体地通过图6中的线7-7的简化示意性横截面视图。在下文描述中，FET 531被描述为假晶高电子迁移率晶体管(pHEMT)。在其它实施例中，FET 531可以具有另一种类型的结构(例如，FET 531可以是不同配置的pHEMT、MOSFET，另一种类型的HEMT、MESFET、LDMOS FET、EMOSFET或JFET，以及其它结构)。另外，尽管基板510被描述为GaAs基板，但是在其它实施例中，基板510可以由其它半导体材料形成(例如，基板可以是硅基基板、氮化镓基基板或其它合适类型的半导体基板)。
如图7所示，基板510由顶表面703(在本文也被称为“有源表面”)和底表面705限定。根据实施例，基板510包括基础基板710(例如，单晶GaAs基板)，其具有覆盖在基础基板710上的多个层。例如，所述多个层可以包括任选的缓冲层712，其被配置成减少装置泄漏。缓冲层712可以例如由一个或多个GaAs和/或铝GaAs(AlGaAs)层组成。一个或多个额外GaAs层714如果包括的话可以在基础基板710上或缓冲层712上提供(例如，外延生长)。接下来，在一个或多个GaAs层714上或其上方形成(例如，外延生长)铟GaAs(InGaAs)层716。然后在层716上或其上方形成基本上绝缘的AlGaAs层718，并且然后在层718上或其上方形成基本上本征的GaAs层720。基本上绝缘的横向隔离壁722理想地但不是本质地围绕多栅极FET531形成。
理想地是耐火的高导电金属或半金属的第一栅极导体722形成于上GaAs层720的部分721上。随后去除层720的大部分(栅极区722下面的部分721除外)，在每个栅极导体722下方留下GaAs层部分721。
层720的栅极导体722和底层部分721可以用作掩模，其中栅极导体722之间的基板顶表面703的暴露部分允许在栅极导体722的任一侧上轻N掺杂AlGaAs层718。这在栅极导体722的任一侧上的层718中提供轻掺杂的N型区724、725。区724基本上用作栅极间源极区，并且区725基本上用作栅极间漏极区。栅极导体722下方的沟道区730可以保持为基本上未掺杂的绝缘AlGaAs。随后，可以另外N掺杂沟道区730外部的层718以提供源极区671(例如，源极区671，图6)、漏极区681(例如，漏极区681，图6)和中间区760。
由栅极结构661、662、663组成的多栅极组合件660(例如，多栅极组合件660，图6)通过在栅极导体722上形成金属导体723(例如，由金或其它合适的材料)而完成。这可以用于降低栅极串联电阻。相邻的栅极结构对(例如，相邻的对661和662，以及相邻的对662和663)通过距离或间隔772彼此分开。
为了形成源极端670和漏极端680(例如，源极端670和漏极端680，图6)，源极触点741和漏极触点751分别形成于源极区671和漏极区681上，并且源极金属导体742和漏极金属导体752分别形成于源极触点741和漏极触点751上。例如，触点741、751可以由合适的欧姆接触材料形成，如镍锗金(NiGeAu)或其它合适的材料。导体742、752可以由金或其它高导电材料形成。
如前所述，本文所使用的术语“多栅极FET沟道”是指多栅极FET的源极端与漏极端之间的整个可变导电性路径(例如，在FET 531的源极端670与漏极端680之间)。例如，在图7中，在源极端670与漏极端680之间存在“多栅极FET沟道”，并且多栅极FET沟道包括位于源极区671与漏极区681之间的所有区724、730、725和760的连续部分，如虚线790所示。
根据实施例，电压调平电路端650、651(例如，端650、651，图6)在相邻的栅极结构对661、662、663之间的间隔772内耦合到基板510的顶表面703。电压调平电路端650、651进而与到电压调平电路577的电连接690、691电连接。电压调平电路端650、651可以是例如欧姆触点，其由触点773、774和导体774、775形成。例如，触点773、774可以由合适的欧姆接触材料形成，如NiGeAu或其它合适的材料。导体775、776可以由金或其它高导电材料形成。在图7中，电压调平电路端650、651用虚线框表示，因为端650、651没有被图7的特定横截面剖开(即，图6中的线7-7所示的横截面)。然而，图7中包括端650、651旨在清楚地说明第一电压调平电路端650与第一对相邻栅极结构661与662之间的中间区760接触(例如，欧姆接触)，并且第二电压调平电路端651与第二对相邻栅极结构662与663之间的中间区760接触(例如，欧姆接触)。如在图6的放大部分中更清楚地示出的，可能希望在空间上远离的位置处提供电压调平电路端650、651以便于布局。
基本上，多栅极FET 531的每个指状物包括三个串联连接的装置780、781、782。根据实施例，装置780到782是对称的。在可替代的实施例中，装置780到782可以是不对称的。基于本文的描述，本领域技术人员将理解，多栅极FET的替代实施例可以具有任何实际数量n(例如，2<n<10或更多)的并联耦合但串联布置的栅极结构。
再次参考图5，除了上述元件之外，RF开关IC 500还包括额外控制节点(例如，额外导电焊盘，未示出)，其可以电耦合到RF开关控制器(例如，RF开关控制器250，图2)。控制节点被配置成接收沟道控制信号，其被传送到多栅极FET 521到523、525到527、531到533、535到537(并且更具体地，传送到多栅极FET的栅极端)，以便控制FET沟道的导电性(即，将FET“接通”或“关断”)。更具体地，沟道控制信号确定RF开关IC 500在任何给定时间是处于发射状态(即，开关被配置成在发射器输入节点528与天线I/O节点548之间传送RF信号的状态)还是接收状态(即，开关被配置成将RF信号从天线I/O节点548传送到接收器输入节点538的状态)。
当开关控制信号将RF开关IC 500配置成发射状态时，RF开关IC500通过发射信号输入端528从功率放大器(例如，功率放大器124，图1)接收的发射信号通过堆叠520传递到天线端548(并且随后到天线148，图1)。相反，当开关控制信号将RF开关IC 500置于接收状态时，从天线端548接收的信号通过堆叠530传递到接收信号输出端538(并且随后传递到功率放大器132，图1)。
图8到图11是电耦合到多栅极FET(例如，FET 421到423、425到427、431到433、435到437、521到523、525到527、531到533、535到537、图4到图6)的电压调平电路(例如，电路571到582，图5、图6)的各个实施例的简化电路图。在各个实施例的每一个中，多栅极FET包括具有至少一对相邻栅极结构的多栅极组合件，所述至少一对相邻栅极结构通过在源极端与漏极端之间延伸的多栅极FET沟道耦合到半导体基板的有源表面。各个实施例中的每一个还包括具有至少一个沟道触点的电压调平电路，所述至少一个沟道触点耦合到至少一对相邻栅极结构之间的有源表面。电压调平电路还包括一个或多个无源部件(例如，电容器、电阻器和/或电感器)，其电耦合于一个或多个沟道触点与源极端、漏极端和/或栅极结构中的一个或多个之间。
例如，图8是根据实施例的电耦合到多栅极FET 820(例如，FET 421到423、425到427、431到433、435到437、521到523、525到527、531到533、535到537中的任何一个，图4到图6)的电压调平电路830(例如，电路571到582中的一个的实例，图5、图6)的简化电路图。多栅极FET 820形成于半导体基板(例如，基板510，图5到图7)中和其上，并且包括源极端870(例如，源极端670，图6、图7)、漏极端880(例如，漏极端680，图6、图7)、源极端870与漏极端880之间的多栅极FET沟道890(例如，沟道790，图7)、以及在多栅极FET沟道890上方具有多个栅极结构861、862、863(例如，栅极结构661到663，图6、图7)的多栅极组合件860(例如，组合件660，图6)。尽管图8描绘了具有三个栅极结构861到863的多栅极组合件860，但是其它FET实施例可以包括仅具有两个栅极结构或具有多于三个栅极结构的多栅极组合件。
多栅极组合件860通过多个电阻812电耦合到栅极端810(例如，端454到457中的任何一个，图4)。源极端870电耦合到第一节点814(例如，直接或间接耦合到节点428、448、438中的任何一个，图4，或者耦合到另一个FET的漏极端)，并且漏极端880电耦合到输出节点(例如，直接或间接耦合到节点438、448、452、453中的任何一个，图4，或者耦合到另一个FET的源极端)。
根据实施例，电压调平电路830包括沟道触点832(例如，沟道触点650或651，图6、图7)和电容器834。如先前所讨论的，沟道触点832可以是例如欧姆触点，所述欧姆触点电耦合到第一对相邻栅极结构861、862之间的多栅极FET沟道890上的半导体基板的有源表面。虽然示出了沟道触点832位于栅极结构861、862之间，但是沟道触点832可替代地可以位于相邻的栅极结构862与863之间。
通过各种电连接(例如，集成电连接690或691，图6)，沟道触点832电耦合到电容器834的第一端(或电极或板)，并且电容器834的第二端(或电极或板)通过额外电连接(例如，集成电连接694，图6)电耦合到多栅极组合件860。在图8所示的实施例中，电容器834的第二端电耦合到中央栅极结构862。在其它实施例中，电容器834的第二端可以电耦合到栅极结构861或863中的另一个，或者电耦合到多个栅极结构861到863。
根据实施例，电容器834可以是与基板一体形成的金属-绝缘体-金属(MIM)电容器，其包括例如由第一金属层的一部分形成的第一电极，由第二金属层的一部分形成的第二电极，以及夹在第一电极与第二电极之间的绝缘层(例如，氮化硅或其它合适的绝缘材料)。在其它实施例中，电容器834可以是分立电容器，其电耦合到半导体基板的顶表面。无论哪种方式，在实施例中，电容器834具有在约0.05皮法(pF)到约5.0pF的范围内的电容值。在其它实施例中，电容器834可以具有比上述给定范围更低或更高的电容值。
尽管在图8中电容器834被示为单个部件，但是在其它实施例中，电容器834可以被实施为并联耦合和/或串联耦合电容器的网络。另外，在其它实施例中，一个或多个其它无源部件(例如，电感和/或电阻)可以在沟道触点832与栅极组合件860之间与电容器834串联或并联电连接。
如先前所讨论的，当在具有多栅极FET的堆叠的系统中实施时，电压调平电路830可以导致跨堆叠的FET的更均匀的关断状态AC电压分布。
图9是根据另一个实施例的电耦合到多栅极FET 920(例如，FET 421到423、425到427、431到433、435到437、521到523、525到527、531到533、535到537中的任何一个，图4到图6)的电压调平电路930(例如，电路571到582中的一个的实例，图5、图6)的简化电路图。多栅极FET 920形成于半导体基板(例如，基板510，图5到图7)中和其上，并且包括源极端970(例如，源极端670，图6、图7)、漏极端980(例如，漏极端680，图6、图7)、源极端970与漏极端980之间的多栅极FET沟道990(例如，沟道790，图7)、以及在多栅极FET沟道990上方具有多个栅极结构961、962、963(例如，栅极结构661到663，图6、图7)的多栅极组合件960(例如，组合件660，图6)。尽管图9描绘了具有三个栅极结构961到963的多栅极组合件960，但是其它FET实施例可以包括仅具有两个栅极结构或具有多于三个栅极结构的多栅极组合件。
多栅极组合件960通过多个电阻912电耦合到栅极端910(例如，端454到457中的任何一个，图4)。源极端970电耦合到第一节点914(例如，直接或间接耦合到节点428、448、438中的任何一个，图4，或者耦合到另一个FET的漏极端)，并且漏极端980电耦合到第二节点916(例如，直接或间接耦合到节点438、448、452、453中的任何一个，图4，或者耦合到另一个FET的源极端)。
电压调平电路930电连接于源极端970与漏极端980之间。根据实施例，电路930包括多个沟道触点932、933(例如，沟道触点650和651，图6、图7)，以及多个电容器936、937、938。如先前所讨论的，沟道触点932、933可以是例如欧姆触点，所述欧姆触点电耦合到多栅极FET沟道990上的半导体基板的有源表面，其中第一沟道触点932位于第一对相邻栅极结构961、962之间，并且第二沟道触点933位于第二对相邻栅极结构962、963之间。
通过各种电连接(例如，集成电连接690到693，图6)，沟道触点932、933电耦合到电容器936到938，并且电容器936到938电耦合到源极端970和漏极端980。更具体地，电容器936的第一端(或电极或板)电耦合到源极端970，并且电容器936的第二端(或电极或板)电耦合到第一沟道触点932并且还电耦合到电容器937的第一端(或电极或板)。电容器937的第一端还电耦合到第一沟道触点932，并且电容器937的第二端电耦合到第二沟道触点933并且还电耦合到第三电容器938的第一端(或电极或板)。电容器938的第一端还电耦合到第二沟道触点933，并且电容器938的第二端(或电极或板)电耦合到漏极端980。
根据实施例，电容器936到938可以是与基板一体形成的MIM电容器。在其它实施例中，电容器936到938中的一个或多个可以是分立电容器，其电耦合到半导体基板的顶表面。无论哪种方式，在实施例中，电容器936到938中的每一个具有在约0.05pF到约5.0pF的范围内的电容值。在其它实施例中，电容器936到938中的一个或多个可以具有比上述给定范围更低或更高的电容值。
尽管在图9中将电容器936到938中的每一个示出为单个部件，但是在其它实施例中，电容器936到938中的一个或多个可以实施为并联耦合和/或串联耦合电容器的网络。此外，在其它实施例中，一个或多个其它无源部件(例如，电感和/或电阻)可以电连接于源极端970与漏极端980之间并且电连接到与电容器936到938串联或并联的沟道触点932、933。
如先前所讨论的，当在具有多栅极FET的堆叠的系统中实施时，电压调平电路930可以导致跨堆叠的FET的更均匀的关断状态AC电压分布。更具体地，通过利用如图9所示连接的均衡电容器936到938，可以跨RF开关的关断状态FET支路中的所有FET(或者跨不同类型的电路中的多栅极FET)基本上均衡AC电压摆动，由此潜在地防止第一和/或前几个多栅极FET在关断状态分支中的其余多栅极FET之前经历堆叠击穿电压。这可以显著改善开关的功率处理能力。
图10是根据又另一个实施例的电耦合到多栅极FET 1020(例如，FET 421到423、425到427、431到433、435到437、521到523、525到527、531到533、535到537中的任何一个，图4到图6)的电压调平电路1030(例如，电路571到582中的一个的实例，图5、图6)的简化电路图。电压调平电路1030基本上是电压调平电路830和930的组合(图8、图9)，并且结合那些电路讨论的各种细节和实施例同样适用于电压调平电路1030。通过总结，多栅极FET 1030包括源极端1070(例如，源极端670，图6、图7)、漏极端1080(例如，漏极端680，图6、图7)、源极端1070与漏极端1080之间的多栅极FET沟道1090(例如，沟道790，图7)、以及在多栅极FET沟道1090上方具有多个栅极结构1061、1062、1063(例如，栅极结构661到663，图6、图7)的多栅极组合件1060(例如，组合件660，图6)。
多栅极组合件1060通过多个电阻1012电耦合到栅极端1010(例如，端454到457中的任何一个，图4)。源极端1070电耦合到第一节点1014(例如，直接或间接耦合到节点428、448、438中的任何一个，图4，或者耦合到另一个FET的漏极端)，并且漏极端1080电耦合到第二节点1016(例如，直接或间接耦合到节点438、448、452、453中的任何一个，图4，或者耦合到另一个FET的源极端)。
电压调平电路1030电连接于源极端1070、漏极端1080与多栅极组合件1060之间。根据实施例，电路1030包括多个沟道触点1032、1033(例如，沟道触点650和651，图6、图7)，以及多个电容器1034、1036、1037、1038。
如先前结合图8和图9的描述所讨论的，通过各种电连接(例如，集成电连接690到693，图6)，沟道触点1032、1033电耦合到电容器1034、1036到1038，并且电容器1034、1036到1038电耦合到多栅极组合件1060，并且电耦合到源极端1070和漏极端1080。
图11是根据又另一个实施例的电耦合到多栅极FET 1020(例如，FET 421到423、425到427、431到433、435到437、521到523、525到527、531到533、535到537中的任何一个，图4到图6)的电压调平电路1130(例如，电路571到582中的一个的实例，图5、图6)的简化电路图。电压调平电路1130包括图10的电压调平电路1030的所有部件，并且结合所述电路讨论的各种细节和实施例同样适用于电压调平电路1130。在图10和图11中使用相同的附图标记来指示基本上等同的部件，并且出于简洁的目的，不详细讨论那些部件。除了包括电压调平电路1030(图10)的部件之外，电压调平电路1130还包括额外部件1141到1143，这将在下文更详细地讨论。
通过总结，多栅极FET 1030包括源极端1070(例如，源极端670，图6、图7)、漏极端1080(例如，漏极端680，图6、图7)、源极端1070与漏极端1080之间的多栅极FET沟道1090(例如，沟道790，图7)、以及在多栅极FET沟道1090上方具有多个栅极结构1061、1062、1063(例如，栅极结构661到663，图6、图7)的多栅极组合件1060(例如，组合件660，图6)。
多栅极组合件1060通过多个电阻1012电耦合到栅极端1010(例如，端454到457中的任何一个，图4)。源极端1070电耦合到第一节点1014(例如，直接或间接耦合到节点428、448、438中的任何一个，图4，或者耦合到另一个FET的漏极端)，并且漏极端1080电耦合到第二节点1016(例如，直接或间接耦合到节点438、448、452、453中的任何一个，图4，或者耦合到另一个FET的源极端)。
电压调平电路1130电连接于源极端1070、漏极端1080与多栅极组合件1060之间。根据实施例，电路1130包括多个沟道触点1032、1033(例如，沟道触点650和651，图6、图7)，以及多个先前描述的电容器1034、1036、1037、1038。
如先前结合图8和图9的描述所讨论的，通过各种电连接(例如，集成电连接690到693，图6)，沟道触点1032、1033电耦合到电容器1034、1036到1038，并且电容器1034、1036到1038电耦合到多栅极组合件1060，并且电耦合到源极端1070和漏极端1080。
电路1130还包括额外电容器1143(例如，MIM电容器或分立电容器)。通过各种电连接(例如，集成电连接692，图6)，源极端1070电耦合到电容器1143的第一端(或电极或板)，并且电容器1143的第二端(或电极或板)通过额外电连接(例如，集成电连接694，图6)电耦合到多栅极组合件1060。在图11所示的实施例中，电容器1143的第二端电耦合到外栅极结构1061。在其它实施例中，电容器1143的第二端可以电耦合到栅极结构1062或1063中的另一个，或者电耦合到多个栅极结构1061到1063。例如，在实施例中，电容器1143具有在约0.05pF到约5.0pF范围内的电容值。在其它实施例中，电容器834可以具有比上述给定范围更低或更高的电容值。
在实施例中，电路1130还包括相对高值的电阻器1141、1142，其分别与电容器1036和1038并联电连接。在各个实施例中，电阻器1141、1142可以与半导体基板一体形成(例如，带状线电阻器、多晶硅电阻器等)，或者可以是耦合到基板的顶表面的分立电阻器。例如，在实施例中，电阻器1141、1142中的每一个具有在约2千欧姆到约60千欧姆范围内的电阻值。在其它实施例中，电阻器1141、1142可以具有比上述给定范围更低或更高的电阻值。当在具有多栅极FET的堆叠的系统中实施时，电压调平电路1130的电阻器1141、1142可以导致跨堆叠的FET的更均匀的关断状态DC电压分布。更具体地，相对高值的电阻器1141、1142充当直流(DC)信号的导体，其被有意和寄生的电容阻挡，而大部分RF信号首先通过电容。通过在并联电阻器/电容器组合中选择适当值的电阻器和电容器来实现这种平衡。
图12是根据各个实施例的制造具有一个或多个多栅极FET(例如，多栅极FET 521到523、525到527、531到533、535到537，图5到图7)和一个或多个电压调平电路(例如，电压调平电路571到582、830、930、1030、1130，图5、图6、图8到图11)的IC(例如，RF开关IC 500，图5)的方法的流程图。在典型的IC制造工艺中，在半导体晶片上并行制造多个IC，并且最终制造步骤中的一个包括从晶片分离各个IC。为了简化描述，下文描述单个IC的制造。基于本文的描述，本领域技术人员将理解，可以同时制造多个IC，如上文所指示。尽管未在下文具体指出，但是当采用晶片制造工艺时，可以例如在框1204之后执行IC分离工艺。类似地，典型的模块制造工艺(或IC封装工艺)可以包括在引线框架或PCB上同时形成多个模块，并且随后从引线框架或PCB分离每个模块。尽管也未在下文具体指出，但是可以例如在框1208之后执行模块分离工艺。
为了便于理解，下文描述的方法将参考用一个或多个电压调平电路(图5、图6、图8到图11)制造RF开关IC 500(图5到图7)。然而，基于本文的描述，本领域技术人员将理解，制造实施例可替代地可以用于一起制造不同配置的RF开关IC或其它类型的装置。因此，参考上文所描述的RF开关IC实施例不应被解释为仅将本发明主题的范围限制于那些实施例。
在框1202中，所述方法可以通过在半导体基板(例如，基板510，图5)中和其上方形成一个或多个多栅极FET(例如，多栅极FET 521-523、525-527、531-533、535-537，图5)来开始。在一些实施例中，可以形成多个多栅极FET并且将其电互连为多栅极FET堆叠(例如，FET堆叠520、524、530、534，图5)。通常，每个多栅极FET包括多栅极组合件(例如，多栅极组合件660，图6)以及第一载流端和第二载流端(例如，源极端670和漏极端680，图6)。
如上文所讨论的，半导体基板可以包括各种不同的半导体基板材料中的任何一种(例如，GaAs、GaN、Si上的GaN、SiC上的GaN、Si、SoI CMOS、体Si CMOS等)，并且一个或多个多栅极FET可以具有各种不同结构中的任何一种(例如，pHEMT、MOSFET、HEMT、MESFET、LDMOSFET、EMOSFET、JFET等)。根据实施例，在形成一个或多个多栅极FET之前，可以部分地或完全地穿过基板形成导电穿透基板通孔(TSV)，以在基板的顶表面与底表面之间提供导电性(例如，在一个或多个多栅极FET的导电端与基板底部处的接地参考节点之间)。
在框1204中，所述方法可以通过在半导体基板上方形成一个或多个电压调平电路(例如，电压调平电路571到582、830、930、1030、1130，图5、图8到图10)来继续。如先前所讨论的，在各个实施例中，电压调平电路包括一个或多个沟道触点、一个或多个无源部件(例如，电容器、电阻器和/或电感器)、以及一个或多个沟道触点、一个或多个无源部件与一个或多个多栅极FET之间的各种电连接。在各个实施例中，一个或多个无源部件可以是一体形成的无源部件(例如，一体形成的电容器、电阻器和/或电感器)和/或分立部件(例如，分立电容器、电阻器和/或电感器)。
在框1206中，所述方法可以通过将一个或多个多栅极FET的端电耦合到一个或多个电压调平电路并且电耦合到各个I/O节点(例如，I/O节点528、538、548、560、562，图5)来继续。例如，多栅极FET与一个或多个电压调平电路之间的电连接可以包括集成电连接(例如，电连接690到694，图6)。最终，在操作期间，可以通过I/O节点从外部电路系统接收电信号，并且因此可以通过I/O节点向外部电路系统提供通过一个或多个多栅极FET处理的电信号。例如，如先前所讨论的，I/O节点可以包括发射器输入节点(例如，发射器节点528，图5)、接收器输出节点(例如，接收器节点538，图5)、天线I/O节点(例如，天线节点548，图5)和电压参考节点(例如，参考节点552、553，图5)。
在框1208中，IC(例如，RF开关IC 500)物理耦合到模块基板(例如，耦合到模块基板202，图2)。另外，一个或多个额外IC和/或部件(例如，IC 232、234、250，图2)也可以物理耦合到模块基板。
在框1210中，一个或多个IC和部件彼此电耦合，并且耦合到被配置成在外部电路系统与模块的一个或多个IC/部件之间传送信号、电源和接地参考的端。模块基板配置，将一个或多个IC和部件耦合到模块的端的方法以及模块内的IC的数量限定了模块或封装类型。然后可以完成模块(例如，通过将模块封装或将模块包含在气腔封装中)。一旦模块完成，所述模块就可以在框1212中物理地和电地耦合到外部电路系统(例如，系统100的其它部分，图1)。
上文所描述的电压调平电路中的每一个包括一个或多个电容器和一个或多个沟道触点，其电耦合到多栅极FET的沟道。电压调平电路的一个或多个电容器电连接于一个或多个沟道触点与多栅极FET的多栅极结构、源极端和/或漏极端之间。一些电压调平电路实施例还包括电阻器(例如，电阻器1141、1142，图11)。尽管先前描述的电压调平电路的实施例包括电容器和(在一些情况下)电阻器，但是其它实施例也可以包括其它类型的无源部件(例如，集成电感或分立电感)。本质上，电压调平电路实施例包括至少一个沟道触点和具有一个或多个无源部件的无源部件电路，其中无源部件电路被配置成当与常规的多栅极FET堆叠结构相比时，实现跨多栅极FET的堆叠的更均匀的关断状态AC电压分布。
FET电路的实施例包括：具有有源表面的半导体基板；源极端，其耦合到有源表面；漏极端，其耦合到有源表面；在源极端与漏极端之间的半导体基板中的多栅极FET沟道；以及多个栅极结构，其耦合到多栅极FET沟道上的有源表面。FET电路还包括：第一沟道触点，其耦合到第一对栅极结构之间的多栅极FET沟道上的有源表面；以及第一电容器，其电连接于第一沟道触点与所述多个栅极结构的第一栅极结构之间。
射频开关的实施例包括天线节点、第一发射/接收(T/R)节点、以及天线节点与第一T/R节点之间的FET。第一FET包括：具有有源表面的半导体基板；源极端，其耦合到有源表面；漏极端，其耦合到有源表面；在源极端与漏极端之间的半导体基板中的多栅极FET沟道；以及多个栅极结构，其耦合到多栅极FET沟道上的有源表面。射频开关还包括：第一沟道触点，其耦合到第一对栅极结构之间的多栅极FET沟道上的有源表面；以及第一电容器，其电连接于第一沟道触点与所述多个栅极结构的第一栅极结构之间。
制造FET电路的方法的实施例包括通过将源极端耦合到有源表面，将漏极端耦合到有源表面而在半导体基板的有源表面中和其上方形成FET，其中多栅极FET沟道存在于源极端与漏极端之间的半导体基板中，并且将多个栅极结构耦合到多栅极FET沟道上的有源表面。所述方法另外包括将第一沟道触点耦合到第一对栅极结构之间的多栅极FET沟道上的有源表面，并且将第一电容器电耦合于第一沟道触点与所述多个栅极结构的第一栅极结构之间。
前面的详细描述本质上仅是说明性的，并不旨在限制本主题的实施例或这些实施例的应用和使用。如本文所使用的，词语“示例性”和“例子”意指“用作例子，实例或说明”。本文中描述为示例性或例子的任何实施方式不必然被解释为优于或胜过其它实施方式。此外，无意受前述技术领域、背景技术或详细描述中呈现的任何明示或暗示的理论的约束。
为简洁起见，本文可能不详细描述常规的半导体制造技术。另外，本文中还可以使用某些仅用于参考目的的术语，并且因此不旨在限制，并且除非上下文明确指出，否则术语“第一”、“第二”和其它涉及结构的数字术语并不暗示序列或顺序。
前面的描述涉及被“连接”或“耦合”在一起的元件或特征。如本文所使用的，除非另有明确说明，否则“连接”意指一个元件直接连接到另一个元件(或直接与另一个元件通信)，并且不一定是机械连接。同样地，除非另有明确说明，否则“耦合”意指一个元件直接或间接地连接到另一个元件(或直接或间接地与另一个元件通信)，并且不一定是机械连接。因此，尽管附图中示出的示意图描绘了元件的一个示例性布置，但是在所描绘的主题的实施例中可以存在额外中间元件、装置、特征或部件。
虽然在前面的详细描述中已经呈现了至少一个示例性实施例，但是应该理解存在大量的变型。还应当理解，本文描述的一个或多个示例性实施例不旨在以任何方式限制所要求保护的主题的范围、适用性或配置。相反，前面的详细描述将为本领域技术人员提供用于实施所描述的一个或多个实施例的方便的路线图。应当理解，在不脱离权利要求限定的范围的情况下，可以对元件的功能和布置进行各种改变，权利要求包括在提交本专利申请时的已知等同物和可预见的等同物。

Claims (8)

1.一种场效应晶体管FET电路，其特征在于，其包括：
半导体基板，其具有有源表面；
源极端，其耦合到所述有源表面；
漏极端，其耦合到所述有源表面；
多栅极FET沟道，其在所述源极端与所述漏极端之间的所述半导体基板中；
多个栅极结构，其耦合到所述多栅极FET沟道上的所述有源表面；
第一沟道触点，其耦合到第一对所述栅极结构之间的所述多栅极FET沟道上的所述有源表面；
第一电容器，其电耦合于所述第一沟道触点与所述多个栅极结构的第一栅极结构之间；
第二电容器，其电耦合于所述第一沟道触点与所述源极端之间；以及
第三电容器，其电耦合于所述第一沟道触点与所述漏极端之间。
2.根据权利要求1所述的FET电路，其特征在于，其进一步包括：
第二沟道触点，其耦合到第二对所述栅极结构之间的所述有源表面；以及
第四电容器，其电耦合于所述第一沟道触点与所述第二沟道触点之间。
3.根据权利要求2所述的FET电路，其特征在于，所述第一电容器、所述第二电容器和所述第三电容器各自具有0.05皮法到5.0皮法的范围内的电容值。
4.根据权利要求1所述的FET电路，其特征在于，其进一步包括：
第一电阻器，其与所述第二电容器并联耦合于所述第一沟道触点与所述源极端之间；以及
第二电阻器，其与所述第三电容器并联耦合于所述第一沟道触点与所述漏极端之间。
5.根据权利要求1所述的FET电路，其特征在于，所述第一电容器是金属-绝缘体-金属电容器，其与所述半导体基板一体形成于所述有源表面上。
6.根据权利要求1所述的FET电路，其特征在于，所述半导体基板选自包括以下的组：砷化镓基板、硅基板、绝缘体上硅CMOS基板、体硅CMOS基板、氮化镓基板、硅上氮化镓基板和碳化硅上氮化镓基板。
7.一种射频开关，其特征在于，其包括：
天线节点；
第一发射/接收T/R节点；
第一场效应晶体管FET，其在所述天线节点与所述第一T/R节点之间，其中所述第一FET包括
半导体基板，其具有有源表面，
源极端，其耦合到所述有源表面，
漏极端，其耦合到所述有源表面，
多栅极FET沟道，其在所述源极端与所述漏极端之间的所述半导体基板中，以及
多个栅极结构，其耦合到所述多栅极FET沟道上的所述有源表面；
第一沟道触点，其耦合到第一对所述栅极结构之间的所述多栅极FET沟道上的所述有源表面；
第一电容器，其电耦合于所述第一沟道触点与所述多个栅极结构的第一栅极结构之间；
第二电容器，其电耦合于所述第一沟道触点与所述源极端之间；以及
第三电容器，其电耦合于所述第一沟道触点与所述漏极端之间。
8.一种制造场效应晶体管FET电路的方法，其特征在于，所述方法包括：
通过以下方式在半导体基板的有源表面中和其上方形成FET：
将源极端耦合到所述有源表面，
将漏极端耦合到所述有源表面，其中多栅极FET沟道存在于所述源极端与所述漏极端之间的所述半导体基板中，以及
将多个栅极结构耦合到所述多栅极FET沟道上的所述有源表面；
将第一沟道触点耦合到第一对所述栅极结构之间的所述多栅极FET沟道上的所述有源表面；以及
将第一电容器电耦合于所述第一沟道触点与所述多个栅极结构的第一栅极结构之间；
将第二电容器电耦合于所述第一沟道触点与所述源极端之间；以及
将第三电容器电耦合于所述第一沟道触点与所述漏极端之间。
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