CN109918329B - 一种配置Retimer芯片的通信系统以及通信方法 - Google Patents
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- 238000004891 communication Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000012545 processing Methods 0.000 claims abstract description 39
- 230000015654 memory Effects 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
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Abstract
本发明公开了一种配置Retimer芯片的通信系统以及通信方法，通信系统包括：第一处理板和第二处理板，第一处理板与第二处理板通过串行小型计算机系统接口SAS线缆连接，第一处理板的Retimer芯片经由PCIe链路分别与主机和SAS连接器相连；所述Retimer芯片经过切换芯片连接至少一个存储器，所述至少一个存储器保存对应长度线缆的Retimer配置信息；所述切换芯片连接控制器，所述控制器读取所述SAS连接器连接的所述线缆的控制信号，以控制所述切换芯片打开相应存储器的通道；根据所述存储器中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片。本发明提供的系统和方法用以解决现有技术中，不同的线缆长度造成PCIE链路长度不同，无法灵活配置Retimer芯片以适应当前链路长度要求的技术问题。
Description
技术领域
本发明涉及通信领域，尤其涉及一种配置Retimer芯片的通信系统以及通信方法。
背景技术
PCIe总线作为当今计算机体系结构的I/O局部总线标准，使用高速串行传送方式，能够支持更高传输速率和带宽要求的外部设备。随着信号传输速率的提高，由于PCB、封装与介质损耗导致的信号衰减会对信号传输产生严重影响，而传输链路上的过孔、连接器、线缆与封装的不连续也会导致信号的衰减，而对于长距离走线，这种衰减会进一步恶化。Retimer芯片是把输入的模拟比特流转化为纯粹的数字信号存储在芯片内部，然后再重新发出信号，可以极大改善信号质量。如图1所示，HOST与DEVICE间PCIe信号经过Retimer芯片，在HOST BOARD和DEVICE BOARD间通过MiniSAS HD cable相连。
在实际应用中，由于机房环境的不同，MiniSAS HD cable的长短也可能不同。不同的线缆长度造成PCIe链路长度不同，因此亟需Retimer芯片根据不同线缆长度进行配置以满足当前链路长度的要求，从而达到最优效果。
发明内容
有鉴于此，本发明提供一种配置Retimer芯片的通信系统以及通信方法，用以解决现有技术中，不同的线缆长度造成PCIE链路长度不同，无法灵活配置Retimer芯片以适应当前链路长度要求的技术问题。
第一方面，本发明提供了一种配置Retimer芯片的通信系统，包括第一处理板和第二处理板，其中：
所述第一处理板与所述第二处理板通过串行小型计算机系统接口SAS线缆连接，所述第一处理板的Retimer芯片经由PCIe链路分别与主机Host和SAS连接器相连；
所述Retimer芯片经过切换芯片连接至少一个存储器，所述至少一个存储器保存对应长度线缆的Retimer配置信息；
所述切换芯片连接控制器，所述控制器读取所述SAS连接器连接的所述线缆的控制信号，以控制所述切换芯片打开相应存储器的通道；
根据所述存储器中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片。
结合第一方面，在一种可能的实现方式中，所述切换芯片通过I2C通道连接所述Retimer芯片以及所述至少一个存储器。
结合第一方面，在一种可能的实现方式中，所述线缆的控制信号由所述线缆的边带信号连接或断开实现。
结合第一方面，在一种可能的实现方式中，所述控制器为复杂可编程逻辑器件CPLD。
第二方面，本发明提供了一种配置Retimer芯片的通信方法，应用于通信系统中，所述通信系统包括第一处理板和第二处理板，其中：
所述第一处理板与所述第二处理板通过串行小型计算机系统接口SAS线缆连接，所述第一处理板的Retimer芯片经由PCIe链路分别与主机Host和SAS连接器相连；
所述Retimer芯片经过切换芯片连接至少一个存储器，所述至少一个存储器保存对应长度线缆的Retimer配置信息；
所述切换芯片连接控制器；
所述方法包括：
所述控制器读取所述SAS连接器连接的所述线缆的控制信号，以控制所述切换芯片打开相应存储器的通道；
根据所述存储器中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片。
结合第二方面，在一种可能的实现方式中，所述切换芯片通过I2C通道连接所述Retimer芯片以及所述至少一个存储器。
结合第二方面，在一种可能的实现方式中，所述线缆的控制信号由所述线缆的边带信号连接或断开实现。
结合第二方面，在一种可能的实现方式中，所述控制器为复杂可编程逻辑器件CPLD。
本发明实施例所提供的一个或多个技术方案，至少具有如下有益效果或优点：
在本发明实施例中，主机和终端间的PCIe信号经过Retimer芯片，在第一处理板和第二处理板通过SAS线缆连接，Retimer芯片能够根据线缆的长度进行灵活配置，以满足当前PCIE链路长度的要求，降低链路中的信号衰减，从而达到最优效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术的通信系统结构图；
图2为本发明实施例中提供的一种配置Retimer芯片的通信系统结构图；
图3为本发明实施例中提供的SAS线缆的结构图；
图4为本发明实施例中提供的线缆的边带信号电路示意图；
图5为本发明实施例中提供的一种配置Retimer芯片的通信方法流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
本实施例提供一种配置Retimer芯片的通信系统，如图2所示，图2为本发明实施例中提供的一种配置Retimer芯片的通信系统结构图，所述通信系统包括第一处理板10和第二处理板20，其中：
所述第一处理板10与所述第二处理板20通过串行小型计算机系统接口SAS线缆连接，所述第一处理板10的Retimer芯片11经由PCIe链路分别与主机Host和SAS连接器15相连；
所述Retimer芯片11经过切换芯片Switch12连接至少一个存储器13，所述至少一个存储器13保存对应长度线缆的Retimer配置信息；
所述切换芯片Switch12连接控制器14，所述控制器14读取所述SAS连接器15连接的所述线缆的控制信号，以控制所述切换芯片Switch12打开相应存储器13的通道；
根据所述存储器13中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片11。
在具体的实施过程中，线缆cable可以为MiniSAS HD cable，在本实施例中不作限制。如图3所示，一根MiniSAS HD cable可以走一组PCIe X4，本发明实施例采用四根MiniSAS HD cable来走PCIe X16信号，通过4port MiniSAS HD connector(即SAS连接器15)相连。标准的单根MiniSAS HD cable定义除了一组PCIe X4信号和用来隔离信号的GND信号外，还有8根可以自定义的边带信号。单根MiniSAS HD的边带信号对应关系如表1所示。
| Side1 | Side2 | |
| A1 | ←→ | C1 |
| A2 | ←→ | C2 |
| B1 | ←→ | D1 |
| B2 | ←→ | D2 |
| C1 | ←→ | A1 |
| C2 | ←→ | A2 |
| D1 | ←→ | B1 |
| D2 | ←→ | B2 |
表1
在定制线缆cable时，边带信号可以选择连接或者断开，在本发明实施例中中，除了传输PCIe信号外，还需要一组复位Reset信号，假设A1←→C1这组边带信号来走Reset信号，剩下A2←→C2、B1←→D1、B2←→D2三组边带信号可以自定义来决定走线还是不走线。设计如图3所示电路，这三组边带信号在第一处理板10端经过电阻上拉到3.3V，在第二处理板20端接地，当定制的线缆cabel相应的边带信号连接走线时，对应的ID信号接地，为0；当定制的线缆cabel相应的边带信号连接不走线时，对应的ID信号上拉到3.3V，为1。这样共有如表2所示的8种组合。
| 序号 | ID0 | ID1 | ID2 | cable | EEPROM |
| 1 | 0 | 0 | 0 | 0.50M | EEPROM1 |
| 2 | 0 | 0 | 1 | 0.75M | EEPROM2 |
| 3 | 0 | 1 | 0 | 1.00M | EEPROM3 |
| 4 | 0 | 1 | 1 | 1.25M | EEPROM4 |
| 5 | 1 | 0 | 0 | 1.50M | EEPROM5 |
| 6 | 1 | 0 | 1 | 1.75M | EEPROM6 |
| 7 | 1 | 1 | 0 | 2.00M | EEPROM7 |
| 8 | 1 | 1 | 1 | 2.25M | EEPROM8 |
表2
接着参考图2，在具体的实施方式中，Retimer芯片11经过Switch芯片12下接8个EEPROM存储器13，分别对应不同长度线缆cable的Retimer配置信息，Switch芯片12有9个I2C通道，1个上行I2C通道连接Retimer芯片12的Master I2C接口，8个下行I2C通道各连接一个EEPROM，每个EEPROM烧录对应长度cable时Retimer的配置信息，Switch芯片12的I2C通道的选择信号连接到控制器14，控制器14根据读取ID0、ID1、ID2三个信号的高低得知接入的是哪一种长度的cable，进而控制Switch芯片12打开对应的I2C通道，接入相应的EEPROM，从而根据接入的cable长度配置Retimer芯片11。
在具体实施过程中，所述控制器14可以为控制器芯片，也可以为复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)，在本实施例中不作限制。
综上，本发明实施例提供的配置Retimer芯片的通信系统，Retimer芯片能够根据线缆的长度进行灵活配置，以满足当前PCIE链路长度的要求，降低链路中的信号衰减，从而达到最优效果。
实施例二：
本实施例提供一种配置Retimer芯片的通信方法，如图5所示，图5为本发明实施例中提供的一种配置Retimer芯片的通信方法流程图，所述方法应用于通信系统中，所述通信系统包括第一处理板10和第二处理板20，其中：
所述第一处理板10与所述第二处理板20通过串行小型计算机系统接口SAS线缆连接，所述第一处理板10的Retimer芯片11经由PCIe链路分别与主机Host和SAS连接器15相连；
所述Retimer芯片11经过切换芯片Switch12连接至少一个存储器13，所述至少一个存储器13保存对应长度线缆的Retimer配置信息；
所述切换芯片Switch12连接控制器14；
所述方法包括：
S501：所述控制器14读取所述SAS连接器15连接的所述线缆的控制信号，以控制所述切换芯片Switch12打开相应存储器13的通道；
S502：根据所述存储器13中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片11。
本实施例中的其他优选方式可以参照实施例一，并能达到相同的技术效果，在此不再赘述。
本文中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
Claims (4)
1.一种配置Retimer芯片的通信系统，其特征在于，所述通信系统包括第一处理板和第二处理板，其中：
所述第一处理板与所述第二处理板通过串行小型计算机系统接口SAS线缆连接，所述第一处理板的Retimer芯片经由PCIe链路分别与主机Host和SAS连接器相连；
所述Retimer芯片经过切换芯片连接8个存储器，所述8个存储器保存对应长度线缆的Retimer配置信息；
所述切换芯片连接控制器，所述控制器读取所述SAS连接器连接的所述线缆的控制信号，以控制所述切换芯片打开相应存储器的通道；
根据所述存储器中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片；
所述切换芯片通过I2C通道连接所述Retimer芯片以及所述8个存储器；
所述线缆的控制信号由所述线缆的边带信号连接或断开实现。
2.根据权利要求1所述的通信系统，其特征在于，所述控制器为复杂可编程逻辑器件CPLD。
3.一种配置Retimer芯片的通信方法，应用于通信系统中，其特征在于，所述通信系统包括第一处理板和第二处理板，其中：
所述第一处理板与所述第二处理板通过串行小型计算机系统接口SAS线缆连接，所述第一处理板的Retimer芯片经由PCIe链路分别与主机Host和SAS连接器相连；
所述Retimer芯片经过切换芯片连接8个存储器，所述8个存储器保存对应长度线缆的Retimer配置信息；
所述切换芯片连接控制器；
所述切换芯片通过I2C通道连接所述Retimer芯片以及所述8个存储器；
所述线缆的控制信号由所述线缆的边带信号连接或断开实现；
所述方法包括：
所述控制器读取所述SAS连接器连接的所述线缆的控制信号，以控制所述切换芯片打开相应存储器的通道；
根据所述存储器中保存的对应长度线缆的Retimer配置信息配置所述Retimer芯片。
4.根据权利要求3所述的通信方法，其特征在于，所述控制器为复杂可编程逻辑器件CPLD。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910153506.9A CN109918329B (zh) | 2019-02-28 | 2019-02-28 | 一种配置Retimer芯片的通信系统以及通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910153506.9A CN109918329B (zh) | 2019-02-28 | 2019-02-28 | 一种配置Retimer芯片的通信系统以及通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109918329A CN109918329A (zh) | 2019-06-21 |
| CN109918329B true CN109918329B (zh) | 2020-11-10 |
Family
ID=66962927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910153506.9A Active CN109918329B (zh) | 2019-02-28 | 2019-02-28 | 一种配置Retimer芯片的通信系统以及通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109918329B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112836461B (zh) * | 2020-07-17 | 2023-05-05 | 苏州浪潮智能科技有限公司 | 一种Retimer芯片的兼容性电路 |
| CN111917515B (zh) * | 2020-07-30 | 2023-08-01 | 牛芯半导体(深圳)有限公司 | 重定时器芯片的码流切换方法及装置 |
| CN112306940B (zh) * | 2020-10-30 | 2022-12-27 | 苏州浪潮智能科技有限公司 | 一种电路中信号传输的控制方法、装置及电子设备 |
| CN113740703B (zh) * | 2021-07-28 | 2023-11-10 | 苏州浪潮智能科技有限公司 | 一种Retimer芯片的测试板及测试系统 |
| CN113849445B (zh) * | 2021-11-29 | 2022-04-22 | 苏州浪潮智能科技有限公司 | 一种PCIe板卡及其应用方法、系统及相关装置 |
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-
2019
- 2019-02-28 CN CN201910153506.9A patent/CN109918329B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN109918329A (zh) | 2019-06-21 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |