CN109885438A - 一种fpga可靠性测试方法、系统、终端及存储介质 - Google Patents

Abstract

本发明提供一种FPGA可靠性测试方法、系统、终端及存储介质，包括：利用CleanOSlog函数清除服务器现有日志，利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息，根据FPGA加速卡信息的准确性获取FPGA可靠性测试结果。本发明能够降低FPGA可靠性测试对人工操作的依赖性，并能够合理准确的对FPGA可靠性进行测试，极大地提升了FPGA可靠性测试的效率，节省了测试时间。

Description

一种FPGA可靠性测试方法、系统、终端及存储介质

技术领域

本发明属于服务器测试技术领域，具体涉及一种FPGA可靠性测试方法、系统、终端及存储介质。

背景技术

FPGA(Field Programmable Gate Array)，即现场可编程门阵列，是一种硬件可重构的体系结构。众所周知，通用处理器即CPU的摩尔定律已经逐步迈向暮年，然而机器学习和WEB服务的规模却在不断增加。人们在使用定制的硬件来加速常见的任务，但定制的硬件已经不能满足行业发展带来的新型的计算任务，而是需要定制的硬件能够重新编程来处理新型计算任务。而FPGA卡正是这样一种体系结构。

FPGA卡具有众多优点。如硬件松耦合，安装简便便于大规模部署；软件无感知，应用软件只需要调用新函数并启用相关功能就能实现对原有算法的加速；高性能低功耗等。FPGA加速卡因其具有以上优点，应用极为广泛，因此，在服务器硬件重启测试中，对FPGA加速卡的稳定性测试尤为重要。FPGA加速卡测试即根据用户需求，通过对FPGA加速卡进行上百次或更多次重启测试，在不断的重启过程中，验证FPGA加速卡的各项检测结果是否正常，以保证FPGA加速卡在重启测试过程中，其板卡信息正常可用，从而保证硬件板卡应用的有效性。

在对FPGA加速卡的可靠性测试中，就目前而言，对于该项测试没有一个有效的模拟，并且在实际测试验证中，也需要人为手动的对测试机台进行重启操作，在整个测试过程中需要测试人员不停地重复相同的操作，在人力投入上太大，并且在测试结果的准确性上不能有保证。

发明内容

针对现有技术对人工操作依赖性较大的不足，本发明提供一种FPGA可靠性测试方法、系统、终端及存储介质，以解决上述技术问题。

第一方面，本发明提供一种FPGA可靠性测试方法，包括：

利用CleanOSlog函数清除服务器现有日志；

利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息；

根据所述FPGA加速卡信息准确性获取FPGA可靠性测试结果，包括：筛选所述FPGA加速卡信息中的错误信息并判断是否筛选到错误信息：是，则判定所述FPGA可靠性未通过测试并输出错误信息；否，则判定所述FPGA可靠性通过测试。

此外，方法还包括：设置测试次数；利用Counter函数记录当前测试次数；判断当前测试次数是否达到设置测试次数：是，则判定测试完成并终止测试；否，则判定测试未完成并继续执行测试。

第二方面，本发明提供一种FPGA可靠性测试系统，包括：

日志清除单元，配置用于利用CleanOSlog函数清除服务器现有日志；

信息获取单元，配置用于利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息；

结果获取单元，配置用于根据所述FPGA加速卡信息准确性获取FPGA可靠性测试结果，包括以下模块：错误筛查模块，配置用于筛选所述FPGA加速卡信息中的错误信息并判断是否筛选到错误信息；错误输出模块，配置用于判定所述FPGA可靠性未通过测试并输出错误信息；通过判定模块，配置用于判定所述FPGA可靠性通过测试。

此外，系统还包括：次数设置模块，配置用于设置测试次数；次数记录模块，配置用于利用Counter函数记录当前测试次数；次数判断模块，配置用于判断当前测试次数是否达到设置测试次数；测试终止模块，配置用于判定测试完成并终止测试；测试继续模块，配置用于判定测试未完成并继续执行测试。

第三方面，提供一种终端，包括：

处理器、存储器，其中，

该存储器用于存储计算机程序，

该处理器用于从存储器中调用并运行该计算机程序，使得终端执行上述的终端的方法。

第四方面，提供了一种计算机存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。

本发明的有益效果在于，

本发明提供的FPGA可靠性测试方法、系统、终端及存储介质，本发明通过先利用CleanOSlog函数清除服务器现有日志，再利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息，根据FPGA加速卡信息的准确性即可实现对FPGA可靠性测试结果的自动获取。本发明能够降低FPGA可靠性测试对人工操作的依赖性，并能够合理准确的对FPGA可靠性进行测试，极大地提升了FPGA可靠性测试的效率，节省了测试时间。

此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例的方法的示意性流程图。

图2是本发明一个实施例的系统的示意性框图。

图3为本发明实施例提供的一种终端的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

下面对本发明中出现的关键术语进行解释。

图1是本发明一个实施例的方法的示意性流程图。其中，图1执行主体可以为一种FPGA可靠性测试系统。

如图1所示，该方法100包括：

步骤110，利用CleanOSlog函数清除服务器现有日志；

步骤120，利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息；

步骤130，根据所述FPGA加速卡信息准确性获取FPGA可靠性测试结果。

可选地，作为本发明一个实施例，根据FPGA加速卡信息准确性获取FPGA可靠性测试结果包括：

筛选所述FPGA加速卡信息中的错误信息并判断是否筛选到错误信息：

是，则判定所述FPGA可靠性未通过测试并输出错误信息；

否，则判定所述FPGA可靠性通过测试。

可选地，作为本发明一个实施例，方法还包括：

设置测试次数；

利用Counter函数记录当前测试次数；

判断当前测试次数是否达到设置测试次数：

是，则判定测试完成并终止测试；

否，则判定测试未完成并继续执行测试。

为了便于对本发明的理解，下面以本发明FPGA可靠性测试方法的原理，结合实施例中对FPGA可靠性进行测试的过程，对本发明提供的FPGA可靠性测试方法做进一步的描述。

具体的，所述FPGA可靠性测试方法包括：

首先，在测试前要准备测试环境。

该测试使用于Linux，因此测试机需要安装有Linux操作系统；

FPGA卡安装完整，包含a.板卡在PCIE插槽安装完备；b.板卡供电线安装完备；c.板卡的光通道连接器中插入MPO接口的光模块，并用光纤线连接好光模块。

本实施例中，使用shell脚本将测试中的各个环节编写成能够实现对应功能的函数：环境配置函数EnvSet()、测试次数检测函数Counter()、用于FPGA加速卡系统下检测和检测日志记录的函数CheckInfo()、实现系统日志清除和收集的函数CleanOSlog()、实现日志打包的函数Packagelog()、实现整体测试的函数Main():将上述各个函数进行合理组合排序，以实现整个测试流程。

EnvSet():当操作系统全包安装时，第一个终端为图形界面。为排除图形软件对测试影响，以及重启系统后能够自动登录进行相关测试，设函数实现以下功能：将图形界面改为用户文字界面，并能够以root用户自动登录，并且将脚本执行语句写入.bashrc文件，使的在重启进入系统后能后自动执行测试脚本

Counter():可以设置一函数来读取当前是第多少次重启，通过函数获取当前次数再与设置次数进行比较，可知是否完成指定次数的重启测试。

获取当前测试次数：

ChinkInfo:该函数包含FPGA加速卡两部分的信息检测

第一部分是对BusID的检测，该部分可以通过Linux自带的lspci命令来获取BusID：

BusID＝`lspci–vvv|grep–iB 1 xilinx|grep-i Serial|awk‘{print$1}’`

获取id后，查询具体信息，并保存相关日志：

Lspci–vvv–s$BusID|tee–a busid.txt

第二部分是使用厂家提供的工具进行板卡测试，并保存相关日志。更具配置好的环境，在该函数中调用相关指令已完成测试，将测试日志重定向保留，作为后续分析参考。

CleanOSlog():用于测试开始前对服务器日志的清除，包含messages、dmesg、以及bmc sel,关键语句如下：

ipmitool sel clear

dmesg-c 2&>/dev/null

cat/dev/null>/var/log/messages

(5)Packagelog():用于打包测试log，包含系统日志messages、dmesg、bmc sel,以及CheckInfo产生的日志

使用zip或tar命令都可。

(6)Main():为测试机脚本主函数：

如图2示，该系统200包括：

日志清除单元210，所述日志清除单元210用于利用CleanOSlog函数清除服务器现有日志；

信息获取单元220，所述信息获取单元220用于利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息；

结果获取单元230，所述结果获取单元230用于根据所述FPGA加速卡信息准确性获取FPGA可靠性测试结果。

可选地，作为本发明一个实施例，结果获取单元包括：

错误筛查模块，配置用于筛选所述FPGA加速卡信息中的错误信息并判断是否筛选到错误信息；

错误输出模块，配置用于判定所述FPGA可靠性未通过测试并输出错误信息；

通过判定模块，配置用于判定所述FPGA可靠性通过测试。

可选地，作为本发明一个实施例，系统还包括：

次数设置模块，配置用于设置测试次数；

次数记录模块，配置用于利用Counter函数记录当前测试次数；

次数判断模块，配置用于判断当前测试次数是否达到设置测试次数；

测试终止模块，配置用于判定测试完成并终止测试；

测试继续模块，配置用于判定测试未完成并继续执行测试。

图3为本发明实施例提供的一种终端系统300的结构示意图，该终端系统300可以用于执行本发明实施例提供的FPGA可靠性测试方法。

其中，该终端系统300可以包括：处理器310、存储器320及通信单元330。这些组件通过一条或多条总线进行通信，本领域技术人员可以理解，图中示出的服务器的结构并不构成对本发明的限定，它既可以是总线形结构，也可以是星型结构，还可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。

其中，该存储器320可以用于存储处理器310的执行指令，存储器320可以由任何类型的易失性或非易失性存储终端或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。当存储器320中的执行指令由处理器310执行时，使得终端300能够执行以下上述方法实施例中的部分或全部步骤。

处理器310为存储终端的控制中心，利用各种接口和线路连接整个电子终端的各个部分，通过运行或执行存储在存储器320内的软件程序和/或模块，以及调用存储在存储器内的数据，以执行电子终端的各种功能和/或处理数据。所述处理器可以由集成电路(Integrated Circuit，简称IC)组成，例如可以由单颗封装的IC所组成，也可以由连接多颗相同功能或不同功能的封装IC而组成。举例来说，处理器310可以仅包括中央处理器(Central Processing Unit，简称CPU)。在本发明实施方式中，CPU可以是单运算核心，也可以包括多运算核心。

通信单元330，用于建立通信信道，从而使所述存储终端可以与其它终端进行通信。接收其他终端发送的用户数据或者向其他终端发送用户数据。

本发明还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本发明提供的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体(英文：read-only memory，简称：ROM)或随机存储记忆体(英文：random access memory，简称：RAM)等。

因此，本发明通过先利用CleanOSlog函数清除服务器现有日志，再利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息，根据FPGA加速卡信息的准确性即可实现对FPGA可靠性测试结果的自动获取。本发明能够降低FPGA可靠性测试对人工操作的依赖性，并能够合理准确的对FPGA可靠性进行测试，极大地提升了FPGA可靠性测试的效率，节省了测试时间，本实施例所能达到的技术效果可以参见上文中的描述，此处不再赘述。

本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中如U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质，包括若干指令用以使得一台计算机终端(可以是个人计算机，服务器，或者第二终端、网络终端等)执行本发明各个实施例所述方法的全部或部分步骤。

本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于终端实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。

在本发明所提供的几个实施例中，应该理解到，所揭露的系统、系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (8)

1.一种FPGA可靠性测试方法，其特征在于，包括：

利用CleanOSlog函数清除服务器现有日志；

利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息；

根据所述FPGA加速卡信息准确性获取FPGA可靠性测试结果。

2.根据权利要求1所述的FPGA可靠性测试方法，其特征在于，所述根据FPGA加速卡信息准确性获取FPGA可靠性测试结果包括：

筛选所述FPGA加速卡信息中的错误信息并判断是否筛选到错误信息：

是，则判定所述FPGA可靠性未通过测试并输出错误信息；

否，则判定所述FPGA可靠性通过测试。

3.根据权利要求1所述的FPGA可靠性测试方法，其特征在于，所述方法还包括：

设置测试次数；

利用Counter函数记录当前测试次数；

判断当前测试次数是否达到设置测试次数：

是，则判定测试完成并终止测试；

否，则判定测试未完成并继续执行测试。

4.一种FPGA可靠性测试系统，其特征在于，包括：

日志清除单元，配置用于利用CleanOSlog函数清除服务器现有日志；

信息获取单元，配置用于利用CheckInfo获取记载FPGA加速卡信息并保存所述FPGA加速卡信息；

结果获取单元，配置用于根据所述FPGA加速卡信息准确性获取FPGA可靠性测试结果。

5.根据权利要求4所述的FPGA可靠性测试系统，其特征在于，所述结果获取单元包括：

错误筛查模块，配置用于筛选所述FPGA加速卡信息中的错误信息并判断是否筛选到错误信息；

错误输出模块，配置用于判定所述FPGA可靠性未通过测试并输出错误信息；

通过判定模块，配置用于判定所述FPGA可靠性通过测试。

6.根据权利要求4所述的FPGA可靠性测试系统，其特征在于，所述系统还包括：

次数设置模块，配置用于设置测试次数；

次数记录模块，配置用于利用Counter函数记录当前测试次数；

次数判断模块，配置用于判断当前测试次数是否达到设置测试次数；

测试终止模块，配置用于判定测试完成并终止测试；

测试继续模块，配置用于判定测试未完成并继续执行测试。

7.一种终端，其特征在于，包括：

处理器；

用于存储处理器的执行指令的存储器；

其中，所述处理器被配置为执行权利要求1-3任一项所述的方法。

8.一种存储有计算机程序的计算机可读存储介质，其特征在于，该程序被处理器执行时实现如权利要求1-3中任一项所述的方法。