CN109698804B - 解调模块、解调电路及高频读卡器 - Google Patents

解调模块、解调电路及高频读卡器 Download PDF

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Abstract

本发明公开了一种解调模块、解调电路及高频读卡器，解调模块包括I路信号输入端、Q路信号输入端、解调结果输出端、标准波形产生电路、I路相关器、Q路相关器、功率计算模块、最大功率点搜索模块、判断模块和译码模块；功率计算模块用于计算
Figure DDA0001442486650000011
以得到计算结果，并将计算结果输出至最大功率点搜索模块和所述判断模块；最大功率点搜索模块用于从计算结果中搜索出最大功率点，并将最大功率点输出至判断模块；判断模块用于比较最大功率点与一预设阈值，并将比较结果输出至译码模块；译码模块用于根据比较结果输出解调结果至解调结果输出端。本发明增强了对信噪比低的调制信号的解调能力，提高了读卡器可解调信号的信噪比范围。

Description

解调模块、解调电路及高频读卡器
技术领域
本发明涉及高频读卡器技术领域，特别涉及一种用于ISO14443 A型卡的解调模块、解调电路及高频读卡器。
背景技术
非接触式卡目前广泛应用与支付、门禁等领域，该卡种在13.56MHz(兆赫兹)的高频频段上存在例如ISO14443等若干种国际标准。高频读卡器是一种用于和非接触式卡进行数据交换的设备，其内部包括解调电路，该解调电路用于对卡发出的调制信号进行解调，以还原出原始数据。
通常高频读卡器收到的调制信号的波形会根据工作环境不同而发生变化，例如接收距离的远近、信道受到干扰等因素都会影响到该调制信号的信噪比。目前针对ISO14443A型卡而言，一种常用的解调电路通常包括IQ(同相正交)信号产生电路和解调模块，具体为先通过IQ信号产生电路将接收到的调制信号生成I路和Q路共两路信号，然后再通过解调模块对I路和Q路信号进行解调以确定收到的每bit(比特)周期的调制信号是表示'0'还是'1'。
其中，IQ信号产生电路具体用于对接收到的调制信号进行采样、滤波、放大、量化操作，以得到输出的离散数字序列，该离散数字序列可以表示为：
Figure BDA0001442486630000011
和
Figure BDA0001442486630000012
其中
Figure BDA0001442486630000013
是对调制信号的采样过程中根据采样相位随机决定的，k是信号增益，Vs[n]是调制信号，即解调电路最终需要提取的信号。在理想情况下该离散数字序列包括两种，其幅值由
Figure BDA0001442486630000014
随机决定。在1bit的调制时间内，信号通常分为两种，分别为《ISO/IEC FDIS1444302》(ISO14443 A型卡的标准文档)中的sequence D(序列D)和sequence E(序列E)，其中序列D表示接收到的这1比特周期的数据为逻辑'1'，序列E表示接收到的这1比特周期的数据为逻辑'0'。如图1和图2所示，序列D的前半个比特周期为经副载波调制后的波形，该波形简称Symbol A，序列D的后半个比特周期未经调制，该波形简称Symbol B，而序列E的前半个比特周期为Symbol B，后半个比特周期为Symbol A。也就是说，当接收到的调制信号在1比特周期内收到1个A+B的波形时，解调后的结果为'1'，当收到1个B+A的波形，解调后的结果为'0'。
注意到由于IQ信号中存在随机的参数
Figure BDA0001442486630000021
因此IQ的信号强度可能不同，而相关计算的结果与信号的强度成正比。举例来说，当
Figure BDA0001442486630000022
为π/2时，I＝0，Q＝kVs[n]，Q路占据全部信号功率，所以用Q路的相关计算就相当于用全部信号功率做相关计算，信噪比最大。当
Figure BDA0001442486630000023
为π/3时，
Figure BDA0001442486630000024
Figure BDA0001442486630000025
Q路的信号功率比I大，所以I路和Q路分别进行相关计算时，Q路的信噪比更高，但是Q路的功率比完整信号kVs[n]的功率小，所以信噪比相比
Figure BDA0001442486630000026
为π/2时会有所下降。而当
Figure BDA0001442486630000027
为π/4时，I[n]和Q[n]都为
Figure BDA0001442486630000028
两者平分了信号功率，所以单路的信噪比最小，容易发生解调失败。
发明内容
本发明要解决的技术问题是为了克服现有技术中高频读卡器对ISO14443 A型卡进行解调时由于调制信号的信噪比随
Figure BDA0001442486630000029
改变而不稳定容易造成解调失败的缺陷，提供一种能够有效提高对低信噪比信号的解调能力的用于ISO14443 A型卡的解调模块、解调电路及高频读卡器。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供了一种解调模块，其特点在于，包括I路信号输入端、Q路信号输入端、解调结果输出端、标准波形产生电路、I路相关器、Q路相关器、功率计算模块、最大功率点搜索模块、判断模块和译码模块；
所述功率计算模块包括第一输入端、第二输入端；
所述I路相关器和所述Q路相关器分别包括两个输入端和一个输出端，所述I路相关器和所述Q路相关器均用于将所述两个输入端输入的两个信号进行互相关计算并输出计算结果至相应的输出端；
所述I路信号输入端用于与外部的IQ信号产生电路的I路信号输出端电连接，所述Q路信号输入端用于与所述IQ信号产生电路的Q路信号输出端电连接，所述IQ信号产生电路用于将ISO14443 A型卡发出的调制信号生成I路信号序列和Q路信号序列；
所述标准波形产生电路用于产生标准波形，所述标准波形为序列D的前半个比特周期对应的波形；
所述I路相关器的一个输入端与所述I路信号输入端电连接，所述I路相关器的另一个输入端接入所述标准波形，所述I路相关器的输出端与所述第一输入端电连接；
所述Q路相关器的一个输入端与所述Q路信号输入端电连接，所述Q路相关器的另一个输入端接入所述标准波形，所述Q路相关器的输出端与所述第二输入端电连接；
所述功率计算模块用于计算
Figure BDA0001442486630000031
以得到计算结果，其中CI为所述第一输入端输入的信号值，所述CQ为所述第二输入端输入的信号值，并将所述计算结果输出至所述最大功率点搜索模块和所述判断模块；
所述最大功率点搜索模块用于从所述计算结果中搜索出最大功率点，并将所述最大功率点输出至所述判断模块；
所述判断模块用于比较所述最大功率点与一预设阈值，并将比较结果输出至所述译码模块；
所述译码模块用于根据所述比较结果输出解调结果至所述解调结果输出端。
本方案中，通过功率计算模块消除了I路信号序列和Q路信号序列中存在随机的参数
Figure BDA0001442486630000032
对信号强度的影响，使得计算结果的信噪比不随
Figure BDA0001442486630000033
而改变。
较佳地，所述功率计算模块为实现
Figure BDA0001442486630000041
近似计算的数字电路模块。
较佳地，所述数字电路模块用于计算CI+CQ/2的值作为
Figure BDA0001442486630000042
的近似的计算结果。
本方案中，通过CI+CQ/2实现了CI和CQ的平方和开根号的计算。
较佳地，所述I路相关器和所述Q路相关器的相关区间采用0.5比特周期。
较佳地，所述I路相关器和所述Q路相关器中每比特周期采用大于等于16个采样点进行互相关计算。
本方案中，采样点数对应1比特周期内信号序列的n的最大取值，对于相关区间采用0.5比特周期时，如果每比特周期采用16个采样点，那么标准波形为0.5比特周期，其n的取值为1至8，n为自然数。
本发明还提供了一种解调电路，其特点在于，包括IQ信号产生电路和前述的解调模块，所述I路信号输入端与所述IQ信号产生电路的I路信号输出端电连接，所述Q路信号输入端与所述IQ信号产生电路的Q路信号输出端电连接，所述IQ信号产生电路用于将ISO14443 A型卡发出的调制信号生成I路信号序列和Q路信号序列。
较佳地，所述IQ信号产生电路包括振荡器和两组信号产生电路，所述两组信号产生电路分别用于生成所述I路信号序列和所述Q路信号序列，所述振荡器用于为所述两组信号产生电路提供时钟信号，所述I路信号序列和所述Q路信号序列的时钟信号相差π/2相位。
较佳地，所述每组信号产生电路包括依次电连接的采样保持电路、滤波器、信号放大器和模数转换器，所述采样保持电路用于接入所述调制信号，所述模数转换器用于输出所述I路信号序列或所述Q路信号序列。
本发明还提供了一种高频读卡器，其特点在于，包括前述的解调电路。
本发明的积极进步效果在于：本发明提供的解调模块、解调电路及高频读卡器针对ISO14443 A型卡，通过功率计算模块对I路相关器和Q路相关器的计算结果进行平方和开根号计算。利用复数信号的实部和虚部取模和角度无关的原理，功率计算模块通过取模计算消除了I路信号序列和Q路信号序列中存在随机的参数
Figure BDA0001442486630000051
对信号强度的影响，使得计算结果的信噪比不随
Figure BDA0001442486630000052
而改变。从而增强了调制信号中有效信号的互相关计算结果，最终增强了对信噪比低的调制信号的解调能力，提高了读卡器可解调信号的信噪比范围。
附图说明
图1为1比特周期序列D的波形示意图。
图2为1比特周期序列E的波形示意图。
图3为本发明实施例1的解调模块的示意图。
图4为本发明实施例2的解调电路的示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
如图3所示，一种解调模块，包括I路信号输入端1、Q路信号输入端2、解调结果输出端10、标准波形产生电路3、I路相关器4、Q路相关器5、功率计算模块6、最大功率点搜索模块7、判断模块8和译码模块9。
其中，功率计算模块6包括第一输入端和第二输入端。I路相关器4和Q路相关器5分别包括两个输入端和一个输出端，I路相关器4和Q路相关器5均用于将对应的两个输入端输入的两个信号进行互相关计算并输出计算结果至相应的输出端。
I路信号输入端1用于与外部的IQ信号产生电路的I路信号输出端电连接，Q路信号输入端2用于与该IQ信号产生电路的Q路信号输出端电连接，该IQ信号产生电路用于将ISO14443 A型卡发出的调制信号生成I路信号序列和Q路信号序列。
本实施例中标准波形产生电路3用于产生标准波形，所述标准波形为序列D的前半个比特周期对应的波形，参见图1中Symbol A。
I路相关器4的一个输入端与I路信号输入端1电连接，I路相关器4的另一个输入端接入所述标准波形，I路相关器4的输出端与所述第一输入端电连接；Q路相关器5的一个输入端与Q路信号输入端2电连接，Q路相关器5的另一个输入端接入所述标准波形，Q路相关器5的输出端与所述第二输入端电连接。
功率计算模块6用于计算
Figure BDA0001442486630000061
以得到计算结果，其中CI为所述第一输入端输入的信号值，CQ为所述第二输入端输入的信号值，并将所述计算结果输出至所述最大功率点搜索模块7和所述判断模块8。本实施例中功率计算模块6由一个数字电路模块实现，该数字电路模块用于计算CI+CQ/2的值作为
Figure BDA0001442486630000062
的近似的计算结果。
最大功率点搜索模块7用于从所述计算结果中搜索出最大功率点，并将所述最大功率点输出至所述判断模块8。判断模块8用于比较所述最大功率点与一预设阈值，并将比较结果输出至所述译码模块9。译码模块9用于根据所述比较结果输出解调结果至所述解调结果输出端10。
本实施例中I路相关器4和Q路相关器5的相关区间采用0.5比特周期。I路相关器4和Q路相关器5中每比特周期采用16个采样点进行互相关计算。
本实施例中，通过功率计算模块6消除了I路信号输入端1输入的I路信号序列和Q路信号输入端2输入的Q路信号序列中存在随机的参数
Figure BDA0001442486630000063
对信号强度的影响，使得计算结果的信噪比不随
Figure BDA0001442486630000064
而改变，最终增强了对信噪比低的调制信号的解调能力。
本实施例提供的解调模块利用如下原理实现，将I路信号序列I[n]和Q路信号序列Q[n]分别看作一个复数信号的实部和虚部，即：
Figure BDA0001442486630000071
用RIQ[n]与读卡器自身产生的标准波形Rsymbol[n]进行相关计算，可以得到结果|r(m)|的表达式：
Figure BDA0001442486630000072
公式中的N表示相关区间内所采用的采样点的数量。
本实施例中，通过I路相关器对I路信号序列和标准波形进行互相关计算得到CI，通过Q路相关器对Q路信号序列和标准波形进行互相关计算得到CQ，再通过功率计算模块进行平方和开根号计算。此时CI相当于实部，CQ相当于虚部，功率计算模块实现的功能相当于取模，通过取模计算消除了
Figure BDA0001442486630000073
对调制信号强度的影响，使得计算结果的信噪比不随
Figure BDA0001442486630000074
而改变。
本实施例中，通过CI+CQ/2实现了CI和CQ的平方和开根号的计算。
本实施例中，采样点数对应1比特周期内信号序列的n的最大取值，对于相关区间采用0.5比特周期时，如果每比特周期采用16个采样点，那么标准波形表示为Rsymbol[n]中n的取值为1至8，n为自然数。
实施例2
如图4所示，一种解调电路，包括IQ信号产生电路11和实施例1中的解调模块，I路信号输入端与IQ信号产生电路11的I路信号输出端电连接，Q路信号输入端与IQ信号产生电路11的Q路信号输出端电连接，IQ信号产生电路11用于将ISO14443 A型卡发出的调制信号R(t)生成I路信号序列I[n]和Q路信号序列Q[n]。
本实施例中，IQ信号产生电路11包括振荡器14和两组信号产生电路，所述两组信号产生电路分别用于生成所述I路信号序列I[n]和所述Q路信号序列Q[n]，振荡器14用于为所述两组信号产生电路提供时钟信号，所述I路信号序列I[n]和所述Q路信号序列Q[n]的时钟信号相差π/2相位。
本实施例中，所述每组信号产生电路包括依次电连接的采样保持电路12、滤波器13、信号放大器15和模数转换器16，该采样保持电路12用于接入调制信号R(t)，该模数转换器16用于输出所述I路信号序列I[n]或所述Q路信号序列Q[n]。
本实施例中，采样保持电路12用于实现对调制信号R(t)的采样和保持功能；滤波器13用于滤除直流信号和一部分噪声；信号放大器15用于对信号进行放大；模数转换器16用于对信号进行放大。
实施例3
本发明还提供了一种高频读卡器，包括实施例2中的解调电路。
本实施例中通过在解调过程中引入功率计算模块达到了提升解调信噪比的目的。
ISO14443 A型卡发出的调制信号被读卡器接收后经过模数转换器处理后的I路信号序列I[n]和Q路信号序列Q[n]的理想输出波形如图1和图2所示，其幅值由
Figure BDA0001442486630000081
随机决定，在1比特周期的调制时间内，信号通常由两种波形组成，分别表示为Symbol A和Symbol B，如果接收到的顺序是A+B，则表示该数据为“1”，如果接收到B+A则表示为“0”。
在解调过程中，读卡器本地会产生一个Symbol A的标准波形，输入到I路相关器和Q路相关器中，以0.5比特周期作为相关区间与I路信号序列I[n]和Q路信号序列Q[n]进行连续的相关计算。如果I[n]和Q[n]输入Symbol A，功率计算模块输出最大值，此时与I[n]和Q[n]幅值无关，即与
Figure BDA0001442486630000082
无关；如果I[n]和Q[n]输入Symbol B，功率计算模块输出最小值，此时由噪声决定。
本实施例中，最大功率点搜索模块寻找到功率最大的点后可以用判断模块与设定的阈值相比较，大于阈值说明接收到了一个Symbol A，小于阈值说明接收到了一个SymbolB。译码模块在判断收到第一个Symbol A时就会以之为起始同步信号，开始计算比特周期。如果在后续解调过程中在一个比特周期内接收到A+B,，则输出数据“1”，如果收到B+A，则输出数据“0”，其他组合则表示无数据或数据冲突。
根据计算，背景技术部分中信噪比的最大值出现在
Figure BDA0001442486630000091
为π/2的整数倍时，最小值则出现在
Figure BDA0001442486630000092
为π/4的奇数倍时。而本实施例提供的高频读卡器的信噪比恒等于背景技术中的最大信噪比，因此在
Figure BDA0001442486630000093
为π/4的奇数倍时相比现有技术中信噪比最大可以提升1倍，即3db(分贝)。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (5)

1.一种解调模块，其特征在于，包括I路信号输入端、Q路信号输入端、解调结果输出端、标准波形产生电路、I路相关器、Q路相关器、功率计算模块、最大功率点搜索模块、判断模块和译码模块；
所述功率计算模块包括第一输入端、第二输入端；
所述I路相关器和所述Q路相关器分别包括两个输入端和一个输出端，所述I路相关器和所述Q路相关器均用于将所述两个输入端输入的两个信号进行互相关计算并输出计算结果至相应的输出端；
所述I路信号输入端用于与外部的IQ信号产生电路的I路信号输出端电连接，所述Q路信号输入端用于与所述IQ信号产生电路的Q路信号输出端电连接，所述IQ信号产生电路用于将ISO14443 A型卡发出的调制信号生成I路信号序列和Q路信号序列；
所述标准波形产生电路用于产生标准波形，所述标准波形为序列D的前半个比特周期对应的波形；其中，所述序列D表示1bit的调制时间内，接收到的这1比特周期的数据为逻辑'1'；
所述I路相关器的一个输入端与所述I路信号输入端电连接，所述I路相关器的另一个输入端接入所述标准波形，所述I路相关器的输出端与所述第一输入端电连接；
所述Q路相关器的一个输入端与所述Q路信号输入端电连接，所述Q路相关器的另一个输入端接入所述标准波形，所述Q路相关器的输出端与所述第二输入端电连接；
所述I路相关器和所述Q路相关器的相关区间采用0.5比特周期；
所述I路相关器和所述Q路相关器中每比特周期采用大于等于16个采样点进行互相关计算；
所述功率计算模块用于计算
Figure FDA0003027266960000011
以得到计算结果，其中CI为所述第一输入端输入的信号值，所述CQ为所述第二输入端输入的信号值，并将所述计算结果输出至所述最大功率点搜索模块和所述判断模块；
所述最大功率点搜索模块用于从所述计算结果中搜索出最大功率点，并将所述最大功率点输出至所述判断模块；
所述功率计算模块为实现
Figure FDA0003027266960000021
近似计算的数字电路模块；
所述数字电路模块用于计算CI+CQ/2的值作为
Figure FDA0003027266960000022
的近似的计算结果；
所述判断模块用于比较所述最大功率点与一预设阈值，并将比较结果输出至所述译码模块；
所述译码模块用于根据所述比较结果输出解调结果至所述解调结果输出端；
所述判断模块还用于当所述最大功率点大于所述预设阈值时，则确定接收Symbol A并将所述Symbol A输出至所述译码模块；
所述判断模块还用于当所述最大功率点小于所述预设阈值时，则确定接收Symbol B并将所述Symbol B输出至所述译码模块；
所述译码模块还用于当收到第一个Symbol A时，则以所述第一个Symbol A为起始同步信号，开始计算比特周期；
所述译码模块还用于在后续解调过程中，当在一个比特周期内接收到Symbol A+Symbol B，则输出数据“1”至所述解调结果输出端；
所述译码模块还用于在后续解调过程中，当在一个比特周期内接收到Symbol B+Symbol A，则所述译码模块输出数据“0”至所述解调结果输出端；
所述译码模块还用于在后续解调过程中，当在一个比特周期内接收到其他组合，则确定无数据或数据冲突。
2.一种解调电路，其特征在于，包括IQ信号产生电路和权利要求1所述的解调模块，所述I路信号输入端与所述IQ信号产生电路的I路信号输出端电连接，所述Q路信号输入端与所述IQ信号产生电路的Q路信号输出端电连接，所述IQ信号产生电路用于将ISO14443 A型卡发出的调制信号生成I路信号序列和Q路信号序列。
3.如权利要求2所述的解调电路，其特征在于，所述IQ信号产生电路包括振荡器和两组信号产生电路，所述两组信号产生电路分别用于生成所述I路信号序列和所述Q路信号序列，所述振荡器用于为所述两组信号产生电路提供时钟信号，所述I路信号序列和所述Q路信号序列的时钟信号相差π/2相位。
4.如权利要求3所述的解调电路，其特征在于，每组所述信号产生电路包括依次电连接的采样保持电路、滤波器、信号放大器和模数转换器，所述采样保持电路用于接入所述调制信号，所述模数转换器用于输出所述I路信号序列或所述Q路信号序列。
5.一种高频读卡器，其特征在于，包括权利要求2至4任一项所述的解调电路。
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