CN109661637B - 用于可变功率轨的补偿控制 - Google Patents

Abstract

在实施例中，处理器包括：第一功率轨；第一组件，耦合至该第一功率轨；以及补偿控制单元。该补偿控制单元用于：检测将第一功率轨的电压水平改变第一电压改变量的请求；响应于检测到该请求，确定第一电压改变量超过与第一组件相关联的第一阈值水平；以及响应于确定第一电压改变量超过第一阈值水平，在改变第一功率轨的电压水平之前发起第一补偿动作。描述并要求保护其他实施例。

Description

用于可变功率轨的补偿控制

技术领域

实施例涉及计算机处理器，并且更具体地涉及用于计算机处理器中的可变功率轨的补偿控制。

背景技术

半导体处理和逻辑设计的进步已允许可在集成电路设备上存在的逻辑数量的增长。作为结果，计算机系统配置已从系统中的单个或多个集成电路演进到单独的集成电路上的多个硬件线程、多个核、多个设备和/或完整系统。另外，随着集成电路的密度已经增长，对计算系统(从嵌入式系统到服务器)的功率要求也已经逐步升高。此外，软件的低效率以及其对硬件的要求也已导致计算设备能耗的增加。事实上，一些研究指出，计算设备消耗了诸如美国之类的国家的全部电力供应中相当大的百分比。作为结果，存在对与集成电路相关联的能效和节能的迫切需求。随着服务器、台式计算机、笔记本、超极本^TM、平板、移动电话、处理器、嵌入式系统等变得越来越流行(从被包括在典型的计算机、汽车和电视机中到包括在生物技术中)，这些需求将增长。

附图说明

图1是根据本发明的实施例的系统的部分的框图。

图2是根据本发明的实施例的处理器的框图。

图3是根据本发明的另一实施例的多域处理器的框图。

图4是包括多个核的处理器的实施例。

图5是根据本发明的一个实施例的处理器核的微架构的框图。

图6是根据另一实施例的处理器核的微架构的框图。

图7是根据又一实施例的处理器核的微架构的框图。

图8是根据更进一步的实施例的处理器核的微架构的框图。

图9是根据本发明的另一实施例的处理器的框图。

图10是根据本发明的实施例的代表性SoC的框图。

图11是根据本发明的实施例的另一示例SoC的框图。

图12是可以与实施例一起使用的示例系统的框图。

图13是可与实施例一起使用的另一示例系统的框图。

图14是代表性计算机系统的框图。

图15是根据本发明的实施例的系统的框图。

图16是图示出根据实施例的用于制造集成电路以执行操作的IP核开发系统的框图。

图17是根据一个或多个实施例的示例系统的示图。

图18是根据一个或多个实施例的示例补偿单元的示图。

图19是根据一个或多个实施例的示例数据结构的示图。

图20是根据一个或多个实施例的示例系统的示图。

图21是根据一个或多个实施例的示例时序图。

图22是根据一个或多个实施例的示例序列。

具体实施方式

虽然参考特定集成电路中(诸如，在计算平台或处理器中)的节能和能效描述了下列实施例，但是其他实施例也适用于其他类型的集成电路和逻辑设备。可将本文中所描述的实施例的类似技术和教导应用于也可受益于更佳的能效和节能的其他类型的电路或半导体器件。例如，所公开的实施例不限于任何特定类型的计算机系统。即，所公开的实施例可以在许多不同的系统类型中使用，范围包括服务器计算机(例如，塔式、机架式、刀片式、微服务器等等)、通信系统、存储系统、任何配置的台式计算机、膝上型计算机、笔记本和平板计算机(包括2:1平板、平板手机等等)，并且还可以在其他设备中使用，诸如手持式设备、芯片上系统(SoC)和嵌入式应用。手持式设备的一些示例包括：诸如智能电话之类的蜂窝电话、网际协议设备、数码相机、个人数字助理(PDA)和手持式PC。嵌入式应用典型地可包括：微控制器、数字信号处理器(DSP)、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机、可穿戴设备、或能够执行以下所教导的功能和操作的任何其他系统。此外，实施例可在具有标准语音功能的移动终端(诸如，移动电话、智能电话和平板电话)中实现，和/或在不具有标准无线语音功能通信能力的非移动终端(诸如，许多可穿戴设备、平板、笔记本、台式机、微服务器、服务器等等)中实现。另外，本文中所描述的装置、方法和系统不限于物理计算设备，而是还可涉及用于节能和能效的软件优化。如将在下文描述中变得显而易见的，本文中所描述的方法、装置和系统的实施例(无论引用硬件、固件、软件还是其组合)对于未来的‘绿色技术’是不可缺少的，该未来的‘绿色技术’诸如，用于涵盖美国经济的大部分的产品中的功率节省和能效。

现在参考图1，所示的是根据本发明的实施例的系统的部分的框图。如图1中所示，系统100可以包括各种组件，其包括所示为多核处理器的处理器110。处理器110可经由外部电压调节器160耦合到功率供给150，该外部电压调节器160可执行第一电压转换以将经调节的主电压Vreg提供给处理器110。

可以看出，处理器110可以是包括多个核120a-120n的单管芯处理器。另外，每一个核可以与集成的电压调节器(IVR)125a-125n相关联，这些集成的电压调节器接收经调节的主电压，并生成操作电压，操作电压被提供到与IVR相关联的处理器的一个或多个代理。相应地，可提供IVR实现方式以允许对每一个单个核的电压进而对功率和性能进行细粒度的控制。由此，每一个核都可在独立的电压和频率下操作，从而允许极大的灵活性，并提供平衡功耗与性能的广泛机会。在一些实施例中，对多个IVR的使用允许将组件分组到不同的功率层中，使得功率被IVR调节并且仅被提供给组中的那些组件。在功率管理期间，当处理器被置于某个低功率状态时，一个IVR的给定的功率层可以被掉电或断电，而另一IVR的另一功率层保持为活动的或完全供电的。类似地，核120可包括诸如一个或多个锁相环(PLL)的独立的时钟发生电路或与其相关联以独立地控制每个核120的操作频率。

仍参考图1，附加的组件可存在于处理器内，包括输入/输出接口(IF)132、另一接口134以及集成存储器控制器(IMC)136。可以看出，这些组件中的每一个都可以由另一集成的电压调节器125X来供电。在一个实施例中，接口132可以为快速路径互连(QPI)互连使能操作，该互连在包括多个层的高速缓存一致性协议中提供点对点(PtP)链路，多个层包括物理层、链路层和协议层。进而，接口134可以经由外围组件互连快速(PCIe^TM)协议来通信。

还示出了功率控制单元(PCU)138，其可包括包含用于针对处理器110执行功率管理操作的硬件、软件和/或固件的电路。可以看出，PCU 138经由数字接口162将控制信息提供给外部电压调节器160以使该电压调节器生成合适的经调节的电压。PCU 138也经由另一数字接口163将控制信息提供给多个IVR 125以控制所生成的操作电压(或使对应的IVR在低功率模式下被禁用)。在各实施例中，PCU 138可以包括用于执行基于硬件的功率管理的各种功率管理逻辑单元。此类功率管理可以是完全被处理器控制的(例如，通过各种处理器硬件，并且其可以是被工作负荷和/或功率、热或其他处理器约束触发的)，并且/或者功率管理可以响应于外部源(诸如平台或管理功率源或系统软件)而被执行。

在图1中，PCU 138被图示为作为处理器的分开的逻辑来呈现。在其他情况下，PCU逻辑138可在核120中给定的一个或多个核上执行。在一些情况下，可将PCU 138实现为被配置成用于执行其自身的专用功率管理代码(有时被称作P代码)的微控制器(专用的或通用的)或其他控制逻辑。在另外的其他实施例中，将由PCU 138执行的功率管理操作可对于处理器外部地实现，诸如通过分开的功率管理集成电路(PMIC)或处理器外部的其他组件的方式。在另外的其他实施例中，将由PCU 138执行的功率管理操作可在BIOS或其他系统软件内实现。

实施例可尤其适合于多核处理器，其中，多个核中的每一个可以以独立的电压和频率点进行操作。如本文中所使用的术语“域”用于意指以同一电压和频率点进行操作的硬件和/或逻辑的集合。另外，多核处理器可以进一步包括其他非核处理引擎，诸如固定功能单元、图形引擎等等。此类处理器可包括除核以外的独立的域，诸如与图形引擎相关联的一个或多个域(本文中被称作图形域)以及与非核电路相关联的一个或多个域(本文中被称作非核(uncore)或系统代理)。虽然多域处理器的许多实现方式可以在单个半导体管芯上形成，但其他实现方式可以由多芯片封装来实现，其中，不同的域可以呈现在单个封装的不同半导体管芯上。

尽管为了易于说明没有示出，但应理解诸如非核逻辑和其他组件(诸如，内部存储器(例如，一个或多个层级的高速缓存存储器层次结构等))之类的附加组件可存在于处理器110内。此外，尽管在图1的实现中示出为具有集成的电压调节器，但是，多个实施例不限于此。例如，可以将其他经调节的电压从外部电压调节器160或经调节的电压的一个或多个附加的外部源提供给芯片上资源。

注意，本文中所描述的功率管理技术可以独立于基于操作系统(OS)的功率管理(OSPM)机制，并与其互补。根据一个示例OSPM技术，处理器可在各种性能状态或等级(所谓的P状态，即从P0到PN)上操作。一般而言，P1性能状态可对应于可由OS请求的最高保证的性能状态。除此P1状态之外，OS可进一步请求更高的性能状态，即，P0状态。该P0状态因此可以是机会型状态、超频或睿频(turbo)模式状态，在该状态中，当功率和/或热预算是可用的时，处理器硬件可配置处理器或其至少多个部分，以便以高于保证频率的频率进行操作。在许多实现中，处理器可包括在制造期间融合或以其他方式写入到处理器中的、高于P1保证的最大频率的多个所谓的元(bin)频率，该频率超出特定处理器的最大峰值频率。此外，根据一个OSPM机制，处理器可以在各种功率状态或等级上进行操作。对于功率状态，OSPM机制可以指定不同的功耗状态，一般将其称为C状态(C0、C1到Cn状态)。当核是活动的时，它以C0状态运行，而当该核是空闲的时，可将其置于核低功率状态，也将其称为核非零C状态(例如，C1-C6状态)，每一个C状态都处于更低的功耗等级(使得C6是比C1更深的低功率状态，等等)。

应理解许多不同类型的功率管理技术可以在不同实施例中单独使用或组合使用。作为代表性示例，功率控制器可以控制处理器由一些形式的动态电压频率缩放(DVFS)来管理功率，在DVFS中一个或多个核或其他处理器逻辑的操作电压和/或操作频率可以被动态地控制以在某些情形下减少功耗。在示例中，可以使用加利福尼亚州圣克拉拉市的英特尔公司提供的增强型Intel SpeedStep^TM技术来执行DVFS，以在最低功耗水平提供最优性能。在另一示例中，可以使用Intel TurboBoost^TM技术来执行DVFS以使得一个或多个核或其他计算引擎能基于条件(例如，工作负荷和可用性)以高于保证操作频率的频率进行操作。

可以在某些示例中使用的另一功率管理技术是在不同计算引擎之间动态交换工作负荷。例如，处理器可以包括在不同功耗水平操作的非对称核或其他处理引擎，从而在功率约束的情形下，一个或多个工作负荷可以被动态地切换以在较低功率核或其他计算引擎上执行。另一示例性功率管理技术是硬件轮停(HDC)，其可以使得核和/或其他计算引擎根据工作周期被周期性地启用和禁用，使得一个或多个核在工作周期的不活动时段变为不活动的，而在工作周期的活动时段变为活动的。

当操作环境中存在约束时也可以使用功率管理技术。例如，当遭遇功率和/或热约束时，可以通过降低操作频率和/或电压来减少功率。其他功率管理技术包括扼制指令执行速率或限制对指令的调度。此外，使给定的指令集架构的指令包括关于功率管理操作的显式的或隐式的方向是可能的。虽然以这些特定示例描述，但应理解许多其他功率管理技术可以在特定实施例中使用。

可在用于各种市场的处理器(包括服务器处理器、台式机处理器、移动处理器等)中实现多个实施例。现在参考图2，所示为根据本发明的实施例的处理器的框图。如图2中所示，处理器200可以是包括多个核210a–210n的多核处理器。在一个实施例中，每一个此类核可以是独立的功率域，并且可配置成基于工作负荷进入和退出活动状态和/或最大性能状态。一个或多个核210相对于其他核可以是异构的，例如，具有不同的微架构、指令集架构、流水线深度、功率和性能能力。可经由互连215将各种核耦合到包括各种组件的系统代理或非核220。可以看出，非核220可包括共享高速缓存230，共享高速缓存230可以是末级高速缓存。此外，非核可以包括集成存储器控制器240，用于例如经由存储器总线与系统存储器(图2中未示出)通信。非核220还包括各种接口250和功率控制单元255，功率控制单元255可包括用于执行本文中所描述的功率管理技术的逻辑。

此外，通过接口250a-250n，可完成向诸如外围设备、大容量存储设备等的各种芯片外组件的连接。尽管在图2的实施例中以此特定实现方式示出，但是本发明的范围不限于该方面。

现在参考图3，所示出的是根据本发明的另一实施例的多域处理器的框图。如图3的实施例中所示，处理器300包括多个域。具体而言，核域310可以包括多个核310a–310n，图形域320可以包括一个或多个图形引擎，并且还可以存在系统代理域350。在一些实施例中，系统代理域350能以独立于核域的独立频率执行，并且可在全部的时刻保持被供电以处理功率控制事件和功率管理，使得可以控制域310和320动态地进入和退出高功率状态和低功率状态。域310和320中的每一个能以不同的电压和/或功率操作。注意，虽然仅以三个域示出，但是应理解，本发明的范围不限于此方面，并且附加的域可存在于其他实施例中。例如，多个核域可存在，每一个核域包括至少一个核。

一般而言，除各种执行单元和附加的处理元件之外，每个核310还可包括多个低层级高速缓存。进而，各种核可彼此耦合，并且耦合到共享高速缓存存储器，该共享高速缓存存储器由末级高速缓存(LLC)340a–340n的多个单元形成。在各实施例中，可在多个核与图形引擎以及各种媒体处理电路之间共享LLC 340。如所示，环形互连330由此将多个核耦合到一起，并且在多个核、图形域320和系统代理域350(例如，系统代理电路)之间提供互连。在一个实施例中，互连330可以是核域的部分。然而，在其他实施例中，该环形互连可以是其自身域中的。

如进一步所示，系统代理域350可包括显示控制器352，该显示控制器352可提供对相关联的显示器的控制以及到它的接口。如进一步所示，系统代理域350可包括功率控制单元355，该功率控制单元355可包括用于执行本文中所描述的功率管理技术的逻辑。

如图3中进一步所示，处理器300还可包括集成存储器控制器(IMC)370，其可提供到诸如动态随机存取存储器(DRAM)之类的系统存储器的接口。可以存在多个接口380a–380n以实现处理器与其他电路之间的互连。例如，在一个实施例中，可提供至少一个直接媒体接口(DMI)接口以及一个或多个PCIe^TM接口。此外，为了提供诸如附加处理器或其他电路的其他代理之间的通信，还可以提供一个或多个QPI接口。尽管在图3的实施例中在该高层级示出，但是会理解，本发明的范围不限于该方面。

参考图4，图示出包括多个核的处理器的实施例。处理器400包括任何处理器或处理器件，诸如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持式处理器、应用处理器、协同处理器、片上系统(SoC)、或用于执行代码的其它器件。在一个实施例中，处理器400包括至少两个核——核401和402，它们可包括非对称核或对称核(所图示的实施例)。然而，处理器400可包括可以是对称的或非对称的任何数量的处理元件。

在一个实施例中，处理元件指的是用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、进程单元、上下文、上下文单元、逻辑处理器、硬件线程、核和/或能够保持处理器的诸如执行状态或架构状态之类的状态的任何其他元件。换言之，在一个实施例中，处理元件指的是能够与诸如软件线程、操作系统、应用、或其他代码之类的代码独立地相关联的任何硬件。物理处理器通常指的是集成电路，其潜在地包括诸如核或硬件线程之类的任意数量的其他处理元件。

核通常指的是位于集成电路上的能够维持独立架构状态的逻辑，其中每个独立维持的架构状态与至少一些专用执行资源相关联。与核相反，硬件线程通常指的是位于集成电路上的能够维持独立架构状态的任何逻辑，其中独立维持的架构状态共享对执行资源的访问。如可见，当某些资源是共享的而其他资源是专用于架构状态的时候，硬件线程与核的术语之间的界线交叠。但核和硬件线程常常被操作系统视为单个的逻辑处理器，其中，操作系统能够分别在每一个逻辑处理器上调度操作。

如图4中所图示，物理处理器400包括两个核——核401和402。在此，核401和402被认为是对称核，即，这些核具有相同的配置、功能单元和/或逻辑。在另一实施例中，核401包括乱序处理器核，而核402包括有序处理器核。然而，核401和402可以是从任何类型的核中单独地选出的，诸如原生核、受软件管理的核、适于执行原生指令集架构(ISA)的核、适于执行经转换ISA的核、协同设计的核或其他已知核。不过，为进一步讨论，以下将更详细地描述在核401中所图示的多个功能单元，因为核402中的多个单元以类似方式操作。

如所描绘，核401包括两个硬件线程，它们还可被称为硬件线程槽。因此，在一个实施例中，诸如操作系统之类的软件实体潜在地将处理器400视为四个单独的处理器，即能够并发地执行四个软件线程的四个逻辑处理器或处理元件。如上所述，第一线程与架构状态寄存器401a相关联，第二线程与架构状态寄存器401b相关联，第三线程可与架构状态寄存器402a相关联，并且第四线程可与架构状态寄存器402b相关联。在此，架构状态寄存器(401a、401b、402a和402b)中的每一个可被称为处理元件、线程槽或线程单元，如上所述。如所图示，架构状态寄存器401a被复制在架构状态寄存器401b中，因此能够为逻辑处理器401a和逻辑处理器401b存储各个架构状态/上下文。在核401中，也可复制用于线程(例如，与架构状态寄存器401a和401b相关联的线程)的其他较小资源，诸如，指令指针以及分配器和重命名器块430中的重命名逻辑。可通过分区来共享诸如重排序/引退单元435中的重排序缓冲器、分支目标缓冲器和指令转换后备缓冲器(BTB和I-TLB)420、加载/存储缓冲器和队列之类的一些资源。可潜在地完全共享诸如通用内部寄存器、(多个)页表基寄存器、低层级数据高速缓存和数据TLB 450、(多个)执行单元440和乱序单元435的多个部分之类的其他资源。

处理器400通常包括其他资源，它们可被完全共享，可通过分区被共享，或可由处理元件专用/专用于处理元件。在图4中，图示出具有处理器的说明性逻辑单元/资源的纯示例性处理器的实施例。注意，处理器可包括或省略这些功能单元中的任何单元，并包括未描绘出的任何其他已知的功能单元、逻辑或固件。如所图示，核401包括简化的、代表性的乱序(OOO)处理器核。但是，在不同实施例中，可利用有序处理器。OOO核包括用于预测要被执行/进行的分支的分支目标缓冲器420以及用于存储指令的地址转换条目的指令转换缓冲器(I-TLB)420。

核401还包括耦合到取出单元以用于解码所取出的元素的解码模块425。在一个实施例中，取出逻辑包括分别与线程槽(例如，架构状态寄存器401a、401b)相关联的各个序列发生器。通常，核401与第一ISA相关联，该第一ISA定义/指定在处理器400上可执行的指令。作为第一ISA的部分的机器代码指令常包括引用/指定要被执行的指令或操作的指令的部分(被称为操作码)。解码逻辑425包括从这些指令的操作码识别出这些指令并在流水线上传递经解码的指令以进行第一ISA所定义的处理的电路。例如，在一个实施例中，解码器425包括被设计成用于或适于识别诸如事务性指令之类的特定指令的逻辑。作为由解码器425识别的结果，架构或核401采取特定的、预定义的动作以执行与适当指令相关联的任务。重要的是应注意，本文中所描述的任务、块、操作和方法中的任何一个可响应于单条或多条指令来执行；它们中的一些可以是新指令或旧指令。

在一个示例中，分配器和重命名器块430包括用于保留资源的分配器，诸如，用于存储指令处理结果的寄存器堆。然而，线程(例如，与架构状态寄存器401a和401b相关联的线程)潜在地能够进行乱序执行，其中，分配器和重命名器块430还保留其他资源(诸如，用于跟踪指令结果的重排序缓冲器)。分配器和重命名器块430还可包括寄存器重命名器，其用于将程序/指令引用寄存器重命名为处理器400内部的其他寄存器。重排序/引退单元435包括用于支持被无序执行的指令的无序执行和稍后的有序引退的、诸如上述的重排序缓冲器、加载缓冲器和存储缓冲器之类的组件。

在一个实施例中，调度器和(多个)执行单元块440包括调度器单元，其用于在多个执行单元上调度指令/操作。例如，在具有可用的浮点执行单元的执行单元的端口上调度浮点指令。还包括与执行单元相关联的寄存器堆，其用于存储信息指令处理结果。示例性的执行单元包括浮点执行单元、整数执行单元、跳转执行单元、加载执行单元、存储执行单元以及其他已知的执行单元。

较低层级的数据高速缓存和数据转换后备缓冲器(D-TLB)450耦合到(多个)执行单元440。数据高速缓存用于存储最近使用/操作的元素(诸如，数据操作数)，潜在地在存储器一致性状态下保持这些元素。D-TLB用于存储最近的虚拟/线性至物理地址转换。作为特定示例，处理器可包括页表结构，用于将物理存储器分解成多个虚拟页。

在此，核401和402共享对用于对最近被取出元素进行高速缓存的、较高层级或进一步远离的高速缓存410的访问。注意，较高层级或进一步远离指的是高速缓存层级增加或进一步远离(多个)执行单元。在一个实施例中，较高层级高速缓存410是末级数据高速缓存(处理器400上的存储器层次结构中的末级高速缓存)，诸如，第二或第三级数据高速缓存。然而，较高层级高速缓存410不限于此，因为它可与指令高速缓存相关联或包括指令高速缓存。替代地，跟踪高速缓存(指令高速缓存的类型)可耦合在解码器425之后，用于存储最近经解码的跟踪。

在所描绘的配置中，处理器400还包括总线接口模块405和可执行根据本发明的实施例的功率管理的功率控制单元460。在该情形下，总线接口405用于与在处理器400外部的设备(诸如系统存储器和其他组件)通信。

存储器控制器470可以与诸如一个或多个存储器的其他设备对接。在示例中，总线接口405包括环形互连，其与用于对接存储器的存储器控制器和用于对接图形处理器的图形控制器互连。在SoC环境中，诸如网络接口、协同处理器、存储器、图形处理器以及任何其它已知计算机器件/接口之类的甚至更多的器件可被集成到单个管芯或集成电路上，以提供具有高功能性和低功耗的小形状因数。

现在参考图5，所示为根据本发明的一个实施例的处理器核的微架构的框图。如图5所示，处理器核500可以是多级流水线类型的乱序处理器。核500可以基于所接收的操作电压在各种电压下操作，所接收的操作电压可以接收自集成电压调节器或外部电压调节器。

如图5所示，核500包括前端单元510，前端单元510可用于取出会被执行的指令并将这些指令准备好以供稍后在处理器流水线中使用。例如，前端单元510可包括取出单元501、指令高速缓存503和指令解码器505。在某些实现中，前端单元510可进一步包括跟踪高速缓存、微代码存储以及微操作存储。取出单元501可(例如，从存储器或指令高速缓存503)取出宏指令并将它们馈送至指令解码器505以将它们解码为原语，即用于通过处理器执行的微操作。

乱序(OOO)引擎515耦合在前端单元510与执行单元520之间，乱序引擎515可用于接收微指令并将它们准备好以供执行。更具体地，OOO引擎515可包括多个缓冲器，多个缓冲器用于重排序微指令流并分配执行所需的多个资源，以及提供对多个寄存器堆(例如，寄存器堆530和扩展寄存器堆535)中的存储位置上的逻辑寄存器的重命名。寄存器堆530可包括用于整数和浮点操作的单独的寄存器堆。为了配置、控制和附加操作，还可以存在一组机器专用寄存器(MSR)538并且可由核500内(以及核外部)的各种逻辑来访问。

在执行单元520中可存在多种资源，包括例如多种整数、浮点和单指令多数据(SIMD)逻辑单元等其它专门硬件。例如，除了这些执行单元以外，此类执行单元可包括一个或多个算术逻辑单元(ALU)522和一个或多个向量执行单元524。

来自执行单元的结果可被提供至引退逻辑，即重排序缓冲器(ROB)540。更具体地，ROB 540可包括多种阵列和逻辑以接收与被执行的指令相关联的信息。然后，通过ROB 540检查该信息以确定指令是否可以有效引退并且结果数据是否被提交至处理器的架构状态，或阻止指令的正常引退的一个或多个异常是否发生。当然，ROB 540可处理与引退相关联的其他操作。

如图5所示，ROB 540耦合到高速缓存550，在一个实施例中，高速缓存550可以是低层级高速缓存(例如，L1高速缓存)，尽管本发明的范围不限于此。而且，执行单元520可直接耦合到高速缓存550。从高速缓存550，可发生与更高层级高速缓存、系统存储器等等的数据通信。虽然在图5的实施例中以此高级别示出，但应理解本发明的范围不限于此方面。例如，虽然图5的实现方式涉及了诸如具有x86指令集架构(ISA)的乱序机器，但本发明的范围在此方面不受限制。即，其他实施例可在以下处理器中实现：有序处理器；诸如基于ARM的处理器的精简指令集计算(RISC)处理器；或具有另一类型ISA的处理器，该另一类型的ISA可经由仿真引擎和相关联的逻辑电路来仿真不同ISA的指令和操作。

现在参考图6，所示为根据另一实施例的处理器核的微架构的框图。在图6的实施例中，核600可以是具有不同的微架构的低功率核，诸如设计为降低功耗的具有相对受限制的流水线深度的基于凌动^TM(Atom^TM)的处理器如所示，核600包括耦合以将指令提供到指令解码器615的指令高速缓存610。分支预测器605可以耦合到指令高速缓存610。注意，指令高速缓存610可以进一步耦合到高速缓存存储器的另一层级，诸如L2高速缓存(为了易于说明，图6中未示出)。进而，指令解码器615将经解码的指令提供到发出队列(IQ)620以供存储和传递到给定的执行流水线。微代码ROM 618耦合到指令解码器615。

浮点流水线630包括浮点(FP)寄存器堆632，其可包括具有给定位宽(诸如128、256或512位)的多个架构寄存器。流水线630包括浮点调度器634，用于调度指令以在流水线的多个执行单元之一上执行。在所示的实施例中，此类执行单元包括ALU 635、混洗单元636和浮点加法器638。进而，在这些执行单元中生成的结果可以被往回提供到缓冲器和/或寄存器堆632的寄存器。当然，应理解虽然以这几个示例执行单元示出，但是在另一实施例中可以存在附加的或不同的浮点执行单元。

还可以提供整数流水线640。在所示的实施例中，流水线640包括整数(INT)寄存器堆642，其可包括具有给定位宽(诸如128或256位)的多个架构寄存器。流水线640包括整数执行(IE)调度器644，用于调度指令以在流水线的多个执行单元之一上执行。在所示的实施例中，此类执行单元包括ALU 645、移位器单元646和跳转执行单元(JEU)648。进而，在这些执行单元中生成的结果可以被往回提供到缓冲器和/或寄存器堆642的寄存器。当然，应理解虽然以这几个示例执行单元示出，但是在另一实施例中可以存在附加的或不同的整数执行单元。

存储器执行(ME)调度器650可以调度存储器操作以在地址生成单元(AGU)652中执行，地址生成单元652还耦合到TLB 654。如所示，这些结构可以耦合到数据高速缓存660，数据高速缓存660可以是L0和/或L1数据高速缓存，其进而耦合到高速缓存存储器层次结构的附加层级，包括L2高速缓存存储器。

为了提供对乱序执行的支持，可以提供分配器/重命名器670以作为重排序缓冲器680的附加，重排序缓冲器680配置为对被乱序地执行的指令进行重排序以供有序引退。虽然以图6的图示中的该特定流水线架构示出，但是应理解许多变型和替代是可能的。

注意，在具有非对称核的处理器中，诸如根据图5和6的微架构，由于功率管理的原因，可以在核之间动态地交换工作负荷，因为这些核虽然具有不同的流水线设计和深度，但是可以具有相同或相关的ISA。可以按照对用户应用(并且也可能对内核)透明的方式来执行此类动态核交换。

参考图7，所示为根据又一实施例的处理器核的微架构的框图。如图7所图示，核700可以包括多级有序流水线以在非常低的功耗水平处执行。作为一个此类示例，处理器700可以具有根据可从加利福尼亚州桑尼威尔市的ARM控股有限公司得到的ARM CortexA53设计的微架构。在实现中，可以提供配置为执行32位和64位代码的8级流水线。核700包括取出单元710，取出单元710配置为取出指令并将这些指令提供到解码单元715，解码单元715可以解码指令，例如具有给定ISA(诸如ARMv8 ISA)的宏指令。此外，注意队列730可以耦合到解码单元715以存储经解码的指令。经解码的指令被提供到发出逻辑725，其中可以将经解码的指令发出到多个执行单元中的给定的一个。

进一步参考图7，发出逻辑725可以将指令发出到多个执行单元中的一个。在所示的实施例中，这些执行单元包括整数单元735、乘法单元740、浮点/向量单元750、双发出单元760和加载/存储单元770。可以将这些不同的执行单元的结果提供到写回(WB)单元780。应理解，虽然为了便于说明示出单个写回单元，但是在一些实现中，分开的多个写回单元可以与执行单元中的每一个相关联。此外，应理解，虽然图7中示出的单元中的每一个和逻辑被表示为在高层级，但是特定实现可以包括多个或不同的结构。可以在许多不同的最终产品(从移动设备扩展到服务器系统)中实现使用一个或多个具有如图7中的流水线的核来设计的处理器。

参考图8，所示为根据更进一步的实施例的处理器核的微架构的框图。如图8所图示，核800可以包括多级多发出乱序流水线以在非常高性能水平处执行(其可在高于图7的核700的功耗水平处发生)。作为一个此类示例，处理器800可以具有根据ARM Cortex A57设计的微架构。在实现中，可以提供配置为执行32位和64位代码的15(或更大)级流水线。此外，流水线可以提供3路(或更大)宽度和3路(或更大)发出操作。核800包括取出单元810，取出单元810配置为取出指令并将指令提供给耦合到高速缓存820的解码器/重命名器/分派器单元815。单元815可解码指令，指令例如具有ARMv8指令集架构的宏指令，重命名指令内的寄存器引用，并将指令(最终)分派到所选择的执行单元。经解码的指令可以存储在队列825中。注意，虽然为了便于说明在图8中示出单个队列结构，但是应理解分开的多个队列可以被提供给多个不同类型的执行单元中的每一个。

在图8中还示出发出逻辑830，存储在队列825中的经解码的指令可以被从发出逻辑830发出到所选择的执行单元。在特定实施例中，发出逻辑830还可以实现为与发出逻辑830耦合的多个不同类型的执行单元中的每一个具有单独的发出逻辑。

可以将经解码的指令发出到多个执行单元中的给定的一个。在所示的实施例中，这些执行单元包括一个或多个整数单元835、乘法单元840、浮点/向量单元850、分支单元860和加载/存储单元870。在实施例中，浮点/向量单元850可以配置为处理128或256位的SIMD或向量数据。此外，浮点/向量执行单元850可以执行IEEE-754双精度浮点操作。可以将这些不同的执行单元的结果提供到写回单元880。注意，在一些实现中，分开的写回单元可以与执行单元中的一个相关联。此外，应理解，虽然图8中示出的单元中的每一个和逻辑被表示为在高层级，但是特定实现可以包括多个或不同的结构。

注意，在具有非对称核的处理器中，诸如根据图7和8的微架构，由于功率管理的原因，可以动态地交换工作负荷，因为这些核虽然具有不同的流水线设计和深度，但是可以具有相同或相关的ISA。可以按照对用户应用(并且也可能对内核)透明的方式来执行此类动态核交换。

可以在许多不同的最终产品(从移动设备扩展到服务器系统)中实现设计为使用一个或多个具有图5-8中的任意一个或多个中的流水线的核的处理器。现在参考图9，所示是根据本发明的另一实施例的处理器的框图。在图9的实施例中，处理器900可以是包括多个域的SoC，可控制其中的每一个域在独立的操作电压和操作频率下进行操作。作为特定的说明性示例，处理器900可以是基于架构核^TM的处理器(诸如，i3、i5、i7)或可从英特尔公司得到的另一个此类处理器。然而，诸如可从加利福尼亚州桑尼威尔的超微半导体有限公司(AMD)得到的、来自ARM控股有限公司或其被许可方的基于ARM的设计的、或来自加利福尼亚州桑尼威尔的MIPS技术公司或它们的被许可方或采用者的基于MIPS的设计之类的其他低功率处理器可替代地存在于诸如苹果A7处理器、高通骁龙处理器或德州仪器OMAP处理器之类的其他实施例中。此类SoC可用于诸如智能电话、平板计算机、平板手机计算机、超极本^TM计算机或其他便携式计算设备之类的低功率系统中，其可包含具有基于异构系统架构的处理器设计的异构系统架构。

在图9所示的高层级视图中，处理器900包括多个核单元910a-910n。每一个核单元都可包括一个或多个处理器核、一个或多个高速缓存存储器和其他电路。每一个核单元910都可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；MIPS指令集；ARM指令集(具有诸如NEON的可选附加扩展))或其他指令集或其组合。注意，核单元中的一些可以是异构资源(例如，具有不同设计)。此外，每一个此类核可耦合到高速缓存存储器(未示出)，在实施例中，该高速缓存存储器可以是共享层级2(L2)高速缓存存储器。可使用非易失性存储器930来存储各种程序和其他数据。例如，可以使用该存储设备来存储微代码的至少多个部分、诸如BIOS之类的引导信息、其他系统软件等。

每一个核单元910还可包括诸如总线接口单元之类的接口，其用于实现向处理器的附加电路的互连。在实施例中，每一个核单元910都耦合到一致性结构，该一致性结构可充当进而耦合到存储器控制器935的主高速缓存一致性管芯上互连。存储器控制器935转而控制与诸如DRAM之类的存储器(为了易于说明，在图9中未示出)的通信。

除这些核单元之外，附加的处理引擎也存在于该处理器内，包括至少一个图形单元920，该图形单元920可包括用于执行图形处理以及可能在图形处理器上执行通用操作(所谓的GPGPU操作)的一个或多个图形处理单元(GPU)。此外，可以存在至少一个图像信号处理器925。信号处理器925可配置成用于处理从一个或多个捕捉设备(无论是SoC内部的还是芯片外的)接收到的传入的图像数据。

也可以存在其他加速器。在图9的图示中，视频译码器950可执行译码操作，包括对于视频信息的编码和解码，例如，提供对高清晰度视频内容的硬件加速支持。可进一步提供显示控制器955以加速显示操作，包括提供对系统的内部和外部显示器的支持。此外，可以存在安全处理器945，其用于执行诸如安全引导操作、各种加密操作等的安全操作。

多个单元中的每一个可以经由功率管理器940控制其功耗，功率管理器940可以包括用于执行本文中所描述的各种功率管理技术的控制逻辑。

在一些实施例中，SoC 900还可包括耦合到一致性结构(各种外围设备可耦合到该一致性结构)的非一致性结构。一个或多个接口960a-960d实现与一个或多个芯片外设备的通信。此类通信可以经由各种通信协议，诸如，PCIe^TM、GPIO、USB、I²C、UART、MIPI、SDIO、DDR、SPI、HDMI以及其他类型的通信协议。尽管在图9的实施例中在该高层级示出，但是会理解，本发明的范围不限于该方面。

现在参考图10，所示为代表性SoC的框图。在所示实施例中，SoC 1000可以是针对低功率操作所配置的多核SoC，该多核SoC待优化以便结合进智能电话或诸如平板计算机或其他便携式计算设备之类的其他低功率设备中。作为示例，可使用诸如较高功率核和/或低功率核(例如，乱序核和有序核)的组合之类的非对称核或不同类型核来实现SoC 1000。在不同的实施例中，这些核可以基于架构^TM核设计或ARM架构设计。在另一些实施例中，可在给定的SoC中实现英特尔核和ARM核的混合。

如图10中所示，SoC 1000包括具有多个第一核1012a–1012d的第一核域1010。在示例中，这些核可以是诸如有序核之类的低功率核。在一个实施例中，可将这些第一核实现为ARM Cortex A53核。这些核转而耦合到核域1010的高速缓存存储器1015。此外，SoC 1000包括第二核域1020。在图10的图示中，第二核域1020具有多个第二核1022a–1022d。在示例中，这些核可以是比第一核1012消耗更高功耗的核。在实施例中，这些第二核可以是可实现为ARM Cortex A57核的乱序核。这些核转而耦合到核域1020的高速缓存存储器1025。注意，虽然图10中所示的示例在每个域中包括4个核，但是会理解，在其他示例中，更多或更少的核可存在于给定的域中。

进一步参考图10，也提供图形域1030，其可包括一个或多个图形处理单元(GPU)，这些图形处理单元配置成用于独立地执行例如由核域1010和1020中的一个或多个核所提供的图形工作负荷。作为示例，除了提供图形和显示渲染操作之外，GPU域1030可以用于提供对各种屏幕尺寸的显示支持。

如所示，各种域耦合到一致性互连1040，在实施例中，该一致性互连可以是进而耦合到集成存储器控制器1050的高速缓存一致性互连结构。在一些示例中，一致性互连1040可包括共享高速缓存存储器，诸如，L3高速缓存。在实施例中，存储器控制器1050可以是用于提供与芯片外存储器进行的通信的多个通道(诸如，DRAM的多个通道(在图10中为了易于说明，没有示出))的直接存储器控制器。

在不同的示例中，核域的数量可以变化。例如，对于适于结合进移动计算设备的低功率SoC，可以存在诸如图10中所示的有限数量的核域。更进一步地，在此类低功率SoC中，包括较高功率核的核域1020可具有较少数量的此类核。例如，在一个实现中，可提供两个核1022以允许以降低的功耗等级进行的操作。此外，也可将不同的核域耦合到中断控制器以启用在不同域之间的工作负荷的动态交换。

在另一些实施例中，可以存在更大量的核域以及附加可选的IP逻辑，如此，可按比例将SoC放大到更高的性能(和功率)等级，以便结合进诸如台式机、服务器、高性能计算系统、基站等的其他计算设备中。作为一个此类示例，可提供各自具有给定数量的乱序核的4个核域。更进一步地，除了可选的GPU支持(作为示例，其可采取GPGPU的形式)之外，还可提供用于提供对特定功能(例如，web服务、网络处理、交换等)的优化的硬件支持的一个或多个加速器。此外，可以存在用于将此类加速器耦合到多个芯片外组件的输入/输出接口。

现在参考图11，所示为另一示例SoC的框图。在图11的实施例中，SoC 1100可包括用于允许多媒体应用、通信和其他功能的高性能的各种电路。由此，SoC 1100适于结合进多种便携式和其他设备，诸如，智能电话、平板计算机、智能电视等。在所示示例中，SoC 1100包括中央处理器单元(CPU)域1110。在实施例中，多个单独的处理器核可存在于CPU域1110中。作为一个示例，CPU域1110可以是具有4个多线程核的四核处理器。此类处理器可以是同构或异构处理器，例如，低功率和高功率处理器核的混合。

进而，提供GPU域1120以在一个或多个GPU中执行高级图形处理，从而处理图形并计算API。DSP单元1130可提供一个或多个低功率DSP，这些低功率DSP除了处理可在多媒体指令的执行期间发生的高级计算之外，还处理诸如音乐回放、音频/视频等的低功率多媒体应用。进而，通信单元1140可包括用于经由各种无线协议提供连接性的各种组件，各种无线协议诸如蜂窝通信(包括3G/4G LTE)、诸如蓝牙^TM和IEEE 802.11之类的无线局域协议等。

更进一步地，可使用多媒体处理器1150来执行对高清晰度视频和音频内容的捕捉和回放，包括对用户姿势的处理。传感器单元1160可包括多个传感器和/或用于对接到存在于给定平台中的各种芯片外传感器的传感器控制器。可向图像信号处理器1170提供一个或多个分开的ISP，其用于参照从平台的一个或多个相机(包括静止相机和视频相机)捕捉到的内容来执行图像处理。

显示处理器1180可提供对向给定像素密度的高清晰度显示器的连接的支持，包括无线地传递内容以在此类显示器上回放的能力。更进一步地，位置单元1190可包括具有对多个GPS星座图的支持的GPS接收机，以便向应用提供使用此类GPS接收机所获取的高精度定位信息。会理解，虽然在图11的示例中以该特定的一组组件示出，但是许多变型和替代是可能的。

现在参考图12，所示为可与多个实施例一起使用的示例系统的框图。如所见，系统1200可以是智能电话或其他无线通信器。基带处理器1205被配置成执行关于会从该系统传输或由该系统接收的通信信号的各种信号处理。进而，基带处理器1205被耦合到应用处理器1210，该应用处理器1210可以是系统的主CPU，以执行除了诸如许多公知的社交媒体与多媒体应用的用户应用之外的OS以及其他系统软件。应用处理器1210可以进一步被配置成为该设备执行各种其他计算操作。

进而，应用处理器1210可以耦合到用户接口/显示器1220，例如，触摸屏显示器。此外，应用处理器1210可耦合到包括非易失性存储器(即，闪存1230)和系统存储器(即，动态随机存取存储器(DRAM)1235)的存储器系统。如进一步所示，应用处理器1210进一步耦合到诸如可记录视频和/或静止图像的一个或多个图像捕捉设备之类的捕捉设备1240。

仍然参考图12，包括订户身份模块和可能的安全存储设备和加密处理器的通用集成电路卡(UICC)1240也耦合到应用处理器1210。系统1200可以进一步包括可以耦合到应用处理器1210的安全处理器1250。多个传感器1225可以耦合到应用处理器1210以实现各种感测到的信息的输入，诸如加速度计与其他环境信息。音频输出设备1295可提供接口，以便例如以语音通信、播放的或流音频数据等的形式输出声音。

如进一步所图示，提供近场通信(NFC)非接触式接口1260，其经由NFC天线1265在NFC近场中通信。尽管图12中示出分离的天线，请理解在一些实现中，可以提供一根天线或不同组的天线以实现各种无线功能。

功率管理集成电路(PMIC)1215耦合到应用处理器1210以执行平台级别功率管理。为此，PMIC 1215可以根据需要发出功率管理请求至应用处理器1210以进入某些低功率状态。此外，基于平台约束，PMIC 1215也可以控制系统1200的其他组件的功率级别。

为了实现传送与接收通信，可以在基带处理器1205与天线1290之间耦合各种电路。具体而言，可以存在射频(RF)收发机1270与无线局域网(WLAN)收发机1275。一般而言，可以根据诸如3G或4G无线通信协议(诸如根据码分多址(CDMA)、全球移动通信系统(GSM)、长期演进(LTE)或其他协议)的给定的无线通信协议，使用RF收发机1270接收并传送无线数据和呼叫。此外，可以存在GPS传感器1280。也可以提供诸如无线电信号(例如，AM/FM与其他信号)的接收与传送的其他无线通信。此外，也可以经由WLAN收发机1275实现本地无线通信。

现在参考图13，所示为可与多个实施例一起使用的另一示例系统的框图。在图13的图示中，系统1300可以是诸如平板计算机、2:1平板、平板手机或其他转换式或独立式平板系统之类的移动低功率系统。如所图示，存在SoC 1310，并且SoC 1310可配置成作为设备的应用处理器进行操作。

各种设备可耦合到SoC 1310。在所示图示中，存储器子系统包括耦合到SoC 1310的闪存1340和DRAM 1345。此外，触摸面板1320耦合到SoC 1310以提供显示能力和经由触摸的用户输入，包括在触摸面板1320的显示器上提供虚拟键盘。为了提供有线网络连接性，SoC 1310耦合到以太网接口1330。外围中枢1325耦合到SoC 1310以启用与各种外围设备的对接，诸如，可通过各种端口或其他连接器中的任何一个而被耦合到系统1300。

除了SoC 1310中的内部功率管理电路和功能之外，PMIC 1380也耦合到SoC 1310以提供基于平台的功率管理，例如，基于该系统是由电池1390供电还是经由交流适配器1395由交流电供电。除了该基于功率源的功率管理之外，PMIC 1380还可执行基于环境和使用条件的平台功率管理活动。更进一步地，PMIC 1380可将控制和状态信息传递给SoC 1310以引起SoC 1310中的各种功率管理动作。

仍然参考图13，为了提供无线能力，将WLAN单元1350耦合到SoC 1310，并转而耦合到天线1355。在各种实现中，WLAN单元1350可以根据一个或多个无线协议提供通信。

如进一步所图示，多个传感器1360可耦合到SoC 1310。这些传感器可包括各种加速度计、环境和其他传感器，包括用户姿势传感器。最后，将音频编解码器1365耦合到SoC1310以向音频输出设备1370提供接口。当然会理解，虽然以图13中的该特定实现示出，但是许多变型和替代是可能的。

现在参考图14，所示为诸如笔记本、超极本^TM或其他小形状因数系统的代表性计算机系统的框图。在一个实施例中，处理器1410包括微处理器、多核处理器、多线程处理器、超低电压处理器、嵌入式处理器，或其他已知处理元件。在所图示出的实现方式中，处理器1410充当主处理单元以及用于与系统1400的各种组件中的许多组件进行通信的中央枢纽，并且可包括如本文中所描述的功率管理电路。作为一个示例，处理器1410被实现为SoC。

在一个实施例中，处理器1410与系统存储器1415通信。作为示例性示例，系统存储器1415被实现为经由多个存储器设备或模块来提供给定量的系统存储器。

为提供对诸如数据、应用、一个或多个操作系统等的信息的持续的存储，大容量存储设备1420也可耦合到处理器1410。在各种实施例中，为了实现更薄和更轻的系统设计以及为了改善系统响应，该大容量存储设备可以经由SSD被实现，或者该大容量存储设备可以主要使用具有较小量的SSD存储设备的硬盘驱动器(HDD)来实现，SSD存储设备充当SSD高速缓存，以在掉电事件期间实现对上下文状态和其他此类信息的非易失性存储，从而在系统活动重新启动时，快速上电可以发生。图14还示出，闪存设备1422可以例如经由串行外围接口(SPI)耦合到处理器1410。该闪存设备可以提供对系统软件(包括基本输入/输出软件(BIOS)以及系统的其他固件)的非易失性存储。

系统1400内可以存在各种输入/输出(I/O)设备。图14的实施例中具体示出显示器1424，显示器1424可以是进一步提供触摸屏1425的高清晰度LCD或LED面板。在一个实施例中，显示器1424可以经由显示互连耦合到处理器1410，该显示互连可实现为高性能图形互连。触摸屏1425可以经由另一互连(在实施例中，可以是I2C互连)耦合到处理器1410。如图14中进一步所示，除触摸屏1425之外，经由触摸的用户输入也可以经由触板1430进行，触板1430可以配置在机架内，并且还可以耦合到与触摸屏1425相同的I2C互连。

出于感知计算和其他目的，各种传感器可以存在于系统内，并且能以不同的方式耦合到处理器1410。某些惯性传感器和环境传感器可以通过传感器中枢1440(例如，经由I2C互连)耦合到处理器1410。在图14示出的实施例中，这些传感器可以包括加速度计1441、环境光传感器(ALS)1442、罗盘1443以及陀螺仪1444。其他环境传感器可以包括一个或多个热传感器1446，在一些实施例中，这些热传感器1446经由系统管理总线(SMBus)总线耦合到处理器1410。

图14中还可见，各种外围设备可以经由低引脚计数(LPC)互连耦合到处理器1410。在所示的实施例中，各种组件可以通过嵌入式控制器1435耦合。此类组件可包括键盘1436(例如，经由PS2接口耦合)、风扇1437以及热传感器1439。在一些实施例中，触板1430还可以经由PS2接口耦合到EC 1435。此外，诸如可信任平台模块(TPM)1438的安全处理器也可经由该LPC互连耦合到处理器1410。

系统1400能以各种方式(包括以无线方式)与外部设备通信。在图14所示出的实施例中，存在各种无线模块，其中的每一个无线模块都可以对应于针对特定的无线通信协议而配置的无线电装置。用于在短距离(诸如，近场)内进行无线通信的一种方式可以经由NFC单元1445，在一个实施例中，该NFC单元1445可以经由SMBus与处理器1410进行通信。注意，经由该NFC单元1445，彼此紧邻的设备可以进行通信。

如图14中进一步所示，附加的无线单元可包括其他短距离无线引擎，包括WLAN单元1450和蓝牙^TM单元1452。通过使用WLAN单元1450，可以实现Wi-Fi^TM通信，而通过蓝牙^TM单元1452，可以发生短距离蓝牙^TM通信。这些单元可以经由给定的链路与处理器1410通信。

另外，无线广域通信(例如，根据蜂窝式或其他无线广域协议)可以经由WWAN单元1456进行，该WWAN单元1456进而可以耦合到订户身份模块(SIM)1457。另外，为了允许接收并使用位置信息，还可以存在GPS模块1455。注意，在图14中示出的实施例中，WWAN单元1456和诸如相机模块1454的集成捕捉设备可以经由给定的链路进行通信。

为了提供音频输入和输出，可以经由数字信号处理器(DSP)1460来实现音频处理器，DSP 1460可以经由高清晰度音频(HDA)链路来耦合到处理器1410。类似地，DSP 1460可以与集成的编码器/解码器(编解码器)和放大器(例如，编解码器和放大器1462)进行通信，集成的编解码器和放大器1462进而可以耦合到可以在机架内实现的输出扬声器1463。类似地，编解码器和放大器1462可以耦合到话筒1465以从话筒1465接收音频输入，在实施例中，话筒1465可以经由双阵列话筒(诸如数字话筒阵列)被实现，以提供高质量音频输入来实现对系统内的各种操作的语音激活的控制。另外注意，可以将音频输出从编解码器和放大器1462提供到头戴式耳机插孔1464。虽然在图14的实施例中利用这些特定组件示出，但应理解本发明的范围不限于此方面。

可在许多不同的系统类型中实现实施例。现在参考图15，所示为根据本发明的实施例的系统的框图。如图15所示，多处理器系统1500是点对点互连系统，且包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。如图15所示，处理器1570和1580中的每一个可以是包括第一和第二处理器核(即处理器核1574a和1574b以及处理器核1584a和1584b)的多核处理器，尽管这些处理器中可能存在更多核。处理器中的每一个可包括PCU或其他功率管理逻辑以执行如本文中所描述的基于处理器的功率管理。

仍参考图15，第一处理器1570还包括存储器控制器中枢(MCH)1572和点对点(P-P)接口1576和1578。类似地，第二处理器1580包括MCH 1582和P-P接口1586与1588。如图15所示，MCH 1572和1582将多个处理器耦合到相应的存储器(即，存储器1532和存储器1534)，这些存储器可以是本地附连到相应处理器的系统存储器(例如，DRAM)的多个部分。第一处理器1570与第二处理器1580可以分别经由P-P互连1562与1564耦合到芯片组1590。如图15中所示，芯片组1590包括P-P接口1594和1598。

此外，芯片组1590包括通过P-P互连1539将芯片组1590与高性能图形引擎1538耦合的接口1592。进而，芯片组1590可以经由接口1596被耦合到第一总线1516。如图15所示，各种输入/输出(I/O)设备1514以及总线桥接器1518可耦合到第一总线1516，总线桥接器1518将第一总线1516耦合到第二总线1520。在一个实施例中，各种设备可耦合到第二总线1520，包括例如，键盘/鼠标1522、通信设备1526以及诸如可包括代码1530的盘驱动器或者其他大容量存储设备之类的数据存储单元1528。此外，音频I/O 1524可以被耦合到第二总线1520。可将多个实施例合并到其他类型的系统中，包括诸如智能蜂窝电话、平板计算机、上网本、超极本^TM等之类的移动设备。

至少一个实施例的一个或多个方面可由存储在机器可读介质上的代表性代码实现，代表性代码表示和/或定义诸如处理器的集成电路内的逻辑。例如，机器可读介质可包括表示处理器内的各种逻辑的指令。当被机器读取时，指令可使机器制造逻辑以执行本文所述的技术。被称为“IP核”的这些表示是集成电路的逻辑的可重用单元，这些可重用单元可存储在有形的机器可读介质上作为描述集成电路的结构的硬件模型。可将硬件模型提供给多个客户或生产设施，客户或生产设施将硬件模型加载到制造集成电路的制造机器上。集成电路可以被制造使得该电路执行与本文所述的实施例中的任一个相关联地描述的操作。

图16是图示出根据实施例的可用于制造集成电路以执行操作的IP核开发系统1600的框图。IP核开发系统1600可用于生成可被包含在较大的设计中或用于构建整个集成电路(例如，SoC集成电路)的模块化的、可重复使用的设计。设计设施1630可以高级编程语言(例如，C/C++)生成IP核设计的软件模拟1610。软件模拟1610可用于设计、测试或验证IP核的行为。然后可以从模拟模型创建或合成寄存器传送级(RTL)设计。RTL设计1615是对硬件寄存器之间的数字信号的流动建模的集成电路的行为的抽象，包括使用被建模的数字信号执行相关联的逻辑。除了RTL设计1615之外，还可创建、设计或合成在逻辑级或晶体管级的较低级设计。因此，初始设计和模拟的特定细节可以变化。

可通过设计设施进一步将RTL设计1615或等价物合成到硬件模型1620中，硬件模型1620可以是以硬件描述语言(HDL)或物理设计数据的一些其他表示。可进一步模拟或测试HDL以验证IP核设计。可使用非易失性存储器1640(例如，硬盘、闪存、或任何非易失性存储介质)存储IP核设计以传递到第三方生产设施1665。替代地，可以在有线连接1650或无线连接1660上传送(例如，经由互联网)IP核设计。生产设施1665然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可配置为执行根据本文所述的至少一个实施例的操作。

根据一个或多个实施例，处理器可包括用于执行一个或多个补偿动作的补偿单元。在一些实施例中，补偿单元可检测对处理器中的功率轨的所请求的改变。补偿单元可判定所请求的改变是否超过与处理器的组件相关联的阈值。如果所请求的改变超过该阈值，则补偿单元可在所请求的改变之前发起补偿动作。补偿动作可被执行，直到所请求的改变被完成。在一些实施例中，在所请求的改变之前发起补偿动作可允许组件在所请求的改变期间正确地运行。相应地，一些实施例可辅助处理器性能和可靠性。

现在参考图17，所示出的是根据一个或多个实施例的系统1700的框图。如图17中所示，系统1700可包括可操作地耦合至功率供给1750的处理器1710。进一步地，虽然未在图17中示出，但系统1700可包括其他组件。根据一些实施例，系统1700可以是任何电子设备的全部或部分，该电子设备诸如，蜂窝电话、计算机、服务器、媒体播放器、网络设备等。

在一个或多个实施例中，处理器1710可以是硬件处理设备，诸如，中央处理单元(CPU)、芯片上系统(SoC)等等。如在图17的示例中所示，处理器1710可包括一个或多个组件块1720A-1720N(也被总体地称为“组件块1720”)、功率控制单元1730和补偿单元1740。在一些实施例中，每个组件块1720可包括被配置成用于执行特定的一种功能(或多种功能)的一个或多个组件。例如，在此类实施例中，组件块1720可表示通用处理核、图形处理单元(GPU)、数字信号处理器(DSP)、加密/解密处理器、存储器设备(例如，双列直插存储器模块(DIMM)、存储器高速缓存)、知识产权(IP)块、网络接口模块、无线电接口模块等等。

在一个或多个实施例中，组件块1720可经由处理器1710的一个或多个功率轨从功率供给1750接收电功率。功率控制单元1730可控制提供给组件块1720的电功率。在一些实施例中，功率控制单元1730可使通过特定轨提供的功率变化。例如，功率控制单元1730可接收来自组件块1720A的、增加耦合至该组件块1720A的功率轨中的电压的请求。响应于所接收的请求，功率控制单元1730可增加通过耦合至组件块1720A的功率轨提供的电压水平。

在一些实施例中，补偿单元1740可检测对于功率供给的改变的请求。例如，补偿单元1740可检测增加或减少特定功率轨中的电压水平的请求。在另一示例中，补偿单元1740可检测增加或减少提供给特定组件块1720的电压水平的请求。

在一个或多个实施例中，补偿单元1740可判定所请求的改变的量是否达到阈值水平。在一些实施例中，阈值水平可针对特定的组件块1720来指定。例如，补偿单元1740可将所请求的电压改变与针对组件块1720A所指定的预定义的电压阈值水平进行比较。如本文中所使用，“达到阈值”可指匹配阈值、上穿最大阈值、下穿最小阈值等等。

在一个或多个实施例中，补偿单元1740可响应于判定所请求的改变达到阈值水平而发起和/或执行补偿动作。在一些实施例中，由补偿单元1740所发起和/或执行的补偿动作可补偿与功率供给的改变相关联的(或由功率供给的改变所引起的)(多个)影响。例如，补偿动作可补偿由于电压、电流、频率等等的改变引起的对组件的影响。进一步地，补偿动作可补偿由于温度水平、电容效应、信号干扰、共振效应等等引起的对组件的影响。

在一些实施例中，补偿单元1740可使用电路和/或逻辑来执行补偿动作。例如，补偿单元1740可通过延迟锁定环(DLL)或锁相环(PLL)来调整延迟，以维持时钟信号和/或数据信号中的定时特性。在另一示例中，补偿单元1740可调整电压和/或电流水平，以补偿对组件的功率供给中的波动、补偿环境的改变(例如，温度上升)等等。在再一示例中，补偿单元1740可调整组件的操作频率，以补偿与对功率供给的改变相关联的温度影响。在又一示例中，补偿单元1740可基于针对外部电阻的测量来调整输出驱动器的阻抗，以将电压和温度的改变考虑在内。

在一个或多个实施例中，补偿单元1740可在处理器1710的硬件组件中实现。例如，补偿单元1740可在处理器1710的电路和/或微架构中实现。进一步地，在一些实施例中，补偿单元1740可至少部分地在固件和/或软件中实现。尽管在图17的实施例中被示出为特定的实现方式，但本文中所讨论的各实施例的范围不被限制在这方面。例如，在一些实施例中，构想了补偿单元1740可在处理器1710外部(例如，在嵌入式控制器中、在芯片组中，等等)。进一步地，在一些实施例中，补偿单元1740的一些或所有的功能和/或组件可在组件块1720、功率控制单元1730、或处理器1710的任何其他组件中实现。

现在参考图18，所示出的是根据一个或多个实施例的补偿单元1800的框图。补偿单元1800可在总体上对应于补偿单元1740(在图17中示出)的示例。

如图18中所示，补偿单元1800可包括补偿控制逻辑1820、组件数据1830、以及任何数量的补偿器1810A-1810N(也被总体地称为“补偿器1810”)。构想了补偿单元1800可包括其他和/或不同的组件。在一个或多个实施例中，补偿单元1800可在硬件(例如，电路和/或微架构)中实现。

在一个或多个实施例中，补偿控制逻辑1820可接收处理器(例如，图17中所示出的处理器1710)内的功率供给的改变的指示1840。例如，指示1840可包括关于针对特定组件(或组件块)的、特定功率轨中的功率供给改变等等的信息。在一些实施例中，指示1840可包括关于功率供给改变(例如，电压改变、电流改变等)的量或数量的信息。

在一个或多个实施例中，响应于所接收的指示1840，补偿控制逻辑1820可确定将受功率供给改变影响的一个或多个组件。进一步地，补偿控制逻辑1820可判定功率供给改变的量是否达到与受影响的(多个)组件相关联的阈值(在本文中也被称为“阈值事件”)。在一些实施例中，补偿控制逻辑1820可使用组件数据1830来确定与各组件相关联的阈值。

在一个或多个实施例中，响应于确定功率供给改变的量达到阈值，补偿控制逻辑1820可确定将被发起的一个或多个补偿动作。进一步地，补偿控制逻辑1820可使用组件数据1830来确定在达到该阈值时将有哪些补偿动作被发起。在一些实施例中，组件数据1830可以是包括有关相关联的组件、阈值和补偿动作的信息的所存储的数据结构。

在一个或多个实施例中，补偿控制逻辑1820可使用补偿器1810来发起所确定的补偿动作。在一些实施例中，每个补偿器1810可被配置成用于执行特定类型的补偿或补偿的技术。例如，补偿器1810A可包括DLL或PLL，以维持信号中的定时特性。在另一示例中，补偿器1810N可包括用于调整电压和/或电流水平的电路和/或逻辑。构想了补偿器1810可包括任何类型的补偿设备、技术、算法、电路、逻辑等等。

在一个或多个实施例中，补偿控制逻辑1820可标识能在当前状态或活动下被启动的多个补偿器1810的集合。在一些实施例中，补偿控制逻辑1820可使用预定义的规则来选择所标识的多个补偿器1810的集合中将被启动的一个补偿器。进一步地，在一些实施例中，补偿控制逻辑1820可使得所标识的多个补偿器1810的集合中的一些或所有的补偿器被启动。

现在参考图19，所示出的是根据一个或多个实施例的示例数据结构1900。数据结构1900可在总体上对应于组件数据1830(在图18中示出)的示例。构想了数据结构1900可包括其他和/或不同的列。在一些实施例中，数据结构1900可被存储在非易失性存储器设备(例如，硬盘、闪存等)中。进一步地，数据结构1900可被存储在易失性存储器中。

在一些实施例中，数据结构1900可被实现为包括各种行和列的表。例如，如图19中所示，数据结构1900可包括组件列1910、轨列1920、阈值列1930、时间列1940、以及补偿类型列1950。在一些实施例中，组件列1910可存储标识和/或描述受功率供给改变影响的组件的信息(例如，唯一的标识符)。在一些实施例中，轨列1920可存储标识和/或描述受功率供给改变影响的功率轨的信息。进一步地，轨列1920可存储有关向特定组件(例如，在组件列1910中所标识的组件)提供功率的功率轨的信息。

在一些实施例中，阈值列1930可存储有关与组件相关联的阈值水平的信息。例如，阈值列1930可存储与最大允许值相关联的阈值、与最小允许值相关联的阈值等等。

在一些实施例中，时间列1940可存储有关与功率供给的改变相关联的特定组件的时间灵敏度的信息。例如，时间列1940可存储指示在电压改变在给定的时间段更快速地发生期间组件无法正确地运行的信息。

在一些实施例中，补偿类型列1950可存储标识和/或描述响应于已经达到(例如，在阈值列1930中所存储的)阈值的判定而将要被发起的一个或多个补偿动作的信息。例如，补偿类型列1950可存储有关定时补偿、电压水平补偿、电流水平补偿等等的信息。

现在参考图20，所示出的是根据一个或多个实施例的示例系统2000。系统2000可在总体上对应于处理器1710(在图17中示出)的示例部分。构想了系统2000可包括其他和/或不同的组件。在一些实施例中，系统2000可在硬件(例如，电路和/或微架构)中实现。

如图20中所示，系统2000可包括目标组件2010、多路复用器2020、补偿器2030、补偿逻辑2040、第一功率轨2050、第二功率轨2060、以及第二组件2070。在图20的示例中，多路复用器2020最初将来自第一功率轨2050的功率供给提供给目标组件2010。在一些实施例中，多路复用器2020可由选择信号2025来切换，以代替地将来自第二功率轨2060的功率供给提供给目标组件2010。例如，选择信号2025可由固件和/或软件(例如，操作系统、控制程序等等)提供。在一些实施例中，第一功率轨2050可以是固定电压功率轨，并且第二功率轨2060可以是可变电压功率轨。

在一些实施例中，目标组件2010可经由补偿器2030接收来自第二功率轨2060的可变功率供给。在图20的示例中，假定目标组件2010的功能受超过阈值(例如，1伏特、5伏特等)的电压改变影响。进一步假定，在第二功率轨2060中的电压改变达到该阈值的情况下，目标组件2010要求补偿以正确地运行。

在一个或多个实施例中，补偿器2030可执行针对第二功率轨2060中的电压改变的补偿。补偿器2030可由补偿逻辑2040控制。在一些实施例中，补偿逻辑2040可控制补偿器2030以在电压改变开始之前发起补偿动作。进一步地，补偿逻辑2040可控制补偿器2030以在电压改变期间执行补偿动作。例如，补偿逻辑2040可在电压改变期间连续地激活补偿器2030，或者可在电压改变期间以固定的或可变的时间间隔重复地激活补偿器2030。该时间间隔可基于电压的改变的速率。在一个或多个实施例中，补偿逻辑2040可控制补偿器2030以在电压改变结束之后终止补偿动作。进一步地，在一些实施例中，补偿逻辑2040可基于指示信号2045来控制补偿器2030。在一些实施例中，指示信号2045可指示改变第二功率轨2060的电压的请求或命令。例如，指示信号2045可指示第二组件2070的增加第二功率轨2060的电压的请求。在另一示例中，指示信号2045可指示目标组件2010的增加第二功率轨2060的电压的请求。在一些实施例中，补偿逻辑2040可基于所存储的有关对于目标组件2010和/或第二功率轨2060的补偿的信息(例如，图19中所示出的数据结构1900)来选择补偿器2030。

现在参考图21，所示出的是根据一个或多个实施例的示例时序图2100。具体而言，图21可图示出图20中所示出的系统2000的功能的示例。

如图21中所示，时序图2100图示出各时间点(沿水平轴)处的功率轨的电压(沿垂直轴)。在图21的示例中，功率轨(例如，图20中所示出的第二功率轨2060)最初在第一电压V1处。如所示，从第一电压V1到第二电压V2的转变在时间T2处开始并且在时间T3处完成。假定在特定时间T1处发起补偿动作，时间T1在时间T2之前。进一步地，在T4处终止补偿动作，T4在时间T3之后。因此，在图21的示例中，补偿动作可在电压转变期间(即，从T2到T3)之前开始并在电压转变期间之后结束的时间段(即，从T1到T4)被执行。

在一些实施例中，时间T1和T4可由补偿逻辑(例如，图20中所示出的补偿逻辑2040)确定。进一步地，在一些实施例中，时间T1和T4可基于耦合至功率轨的特定组件的时间灵敏度来确定。例如，可选择时间T1，以使得T1与T2之间的时间段大于或等于用于完全初始化补偿动作的最小时间。因此，在电压改变发生时补偿动作可以是完全活动的。在另一示例中，可选择时间T4，以使得T3与T4之间的时间段大于或等于用于完全补偿电压改变引起的任何影响的最小时间。在一些实施例中，时间T1和/或T4可使用所存储的描述组件和/或功率供给的时间灵敏度的数据(例如，图19中所示出的时间列1940)来确定。

现在参考图22，所示出的是根据一个或多个实施例的序列2200。在一些实施例中，序列2200的全部或部分可在补偿单元1740(在图17中示出)、补偿单元1800(在图18中示出)和/或系统2000(在图20中示出)中实现。序列2200可在硬件、软件和/或固件中实现。在硬件实施例中，该序列2200可被实现为电路和/或微架构。进一步地，在固件和/或软件实施例中，该序列2200可由存储在非瞬态机器可读介质中的计算机执行的指令来实现，该非瞬态机器可读介质诸如，光、半导体或磁存储设备。机器可读介质可存储数据，该数据如果由至少一个机器使用则使得该至少一个机器制造至少一个集成电路以执行方法。为了说明起见，序列2200中所涉及的步骤可在下文参考图17-图21来描述，图17-图21示出了根据一个或多个实施例的示例。然而，本文中所讨论的各实施例的范围不被限制在此方面。

在框2210处，可检测将第一功率轨的电压水平改变第一电压改变量的请求。例如，参考图20，补偿逻辑2040可接收指示信号2045，该指示信号2045指示改变功率轨2060的电压的请求。在一些实施例中，指示信号2045可指示所请求的到特定电压水平的改变、特定改变量的请求，等等。

在框2220处，响应于检测到该请求(在框2210处)，可确定第一电压改变量超过与第一组件相关联的第一阈值水平。例如，参考图20，补偿逻辑2040可判定针对功率轨2060的所请求的电压改变是否超过目标组件2010的预定义的阈值。在一些实施例中，补偿逻辑2040可使用所存储的与目标组件2010相关联的数据(例如，图19中所示出的数据结构1900)来确定阈值。

在框2230处，响应于确定第一电压改变量超过第一阈值水平，可在改变第一功率轨的电压输入之前发起第一补偿动作。例如，参考图20，补偿逻辑2040可将补偿器2030标识为与目标组件2010唯一地相关联，并且随后可使得补偿器2030补偿所请求的电压改变对目标组件2010的影响。在一些实施例中，补偿逻辑2040可使用所存储的与目标组件2010相关联的数据(例如，图19中所示出的数据结构1900)来标识补偿器2030。

在框2240处，在发起第一补偿动作之后，第一功率轨的电压输入可被改变第一电压改变量。例如，参考图17，在补偿动作正在被执行的同时，功率控制单元1730可增加耦合至组件块1720A的功率轨中的电压。

在框2250处，在将第一功率轨的电压输入改变第一电压改变量之后，第一补偿动作可被终止。例如，参考图17，功率控制单元1730完成增加耦合至组件块1720A的功率轨中的电压的转变之后，补偿单元1740可终止与该电压增加相关联的补偿动作。在框2250之后，序列2200结束。在一些实施例中，序列2200可被重复，以按需要在系统(例如，图17中所示出的处理器1710)中执行补偿动作。

注意，提供图1-图22中所示出的示例是为了说明起见，并且不旨在限制任何实施例。还注意，尽管可为清楚起见而以简化的形式示出实施例，但实施例可包括任何数量和/或布置的处理器、核和/或附加组件(例如，总线、存储介质、连接器、功率组件、缓冲器、接口等)。具体而言，构想了除所示出的那些组件之外，一些实施例还可包括任何数量的组件，并且在某些实现方式中可能发生所示出的组件的不同布置。进一步地，构想了可在一个或多个实施例中的任何地方使用图1-图22中所示出的示例中的细节。例如，以上参考图17-图22所讨论的组件和/或功能可在以上参考图1-图16所讨论的系统和/或组件中的任一者中实现。

以下句子和/或示例涉及进一步的实施例。

在一个示例中，一种用于发起补偿动作的处理器包括：第一功率轨；第一组件，耦合至该第一功率轨；以及补偿控制单元。该补偿控制单元用于：检测将第一功率轨的电压水平改变第一电压改变量的请求；响应于检测到该请求，确定第一电压改变量超过与第一组件相关联的第一阈值水平；以及响应于确定第一电压改变量超过第一阈值水平，在改变第一功率轨的电压水平之前发起第一补偿动作。

在示例中，补偿控制单元进一步用于：在发起第一补偿动作之后，将第一功率轨的电压水平改变第一电压改变量。在示例中，补偿控制单元进一步用于：在将第一功率轨的电压水平改变第一电压改变量之后，终止第一补偿动作。

在示例中，补偿控制单元用于接收来自处理器的第二组件的、改变第一功率轨的电压水平的请求，其中，该第二组件耦合至第一功率轨。

在示例中，补偿控制单元进一步用于基于第一组件来确定第一阈值水平。在示例中，补偿控制单元进一步用于使用所存储的数据结构来确定第一阈值水平，其中，所存储的数据结构包括多个条目，其中，该多个条目中的第一条目包括第一组件的标识符和第一阈值水平。在示例中，第一补偿动作具有多个补偿类型中的第一补偿类型，其中，多个条目中的第一条目包括标识第一补偿类型的第一补偿动作的数据。

在示例中，第一补偿动作包括使用补偿器来维持信号中的定时特性。

在一个示例中，一种用于发起补偿动作的方法包括：检测将处理器中的第一功率轨的电压水平改变第一电压改变量的请求，其中，该第一功率轨耦合至处理器的第一组件块；响应于检测到该请求，确定第一电压改变量超过与第一组件块唯一地相关联的第一阈值水平；以及响应于确定第一电压改变量超过第一阈值水平，在改变第一功率轨的电压水平之前在处理器中发起第一补偿动作。

在示例中，该方法进一步包括：在发起第一补偿动作之后，将第一功率轨的电压水平改变第一电压改变量。在示例中，该方法进一步包括：在将第一功率轨的电压水平改变第一电压改变量之后，终止第一补偿动作。

在示例中，该方法进一步包括：接收来自处理器的第二组件的、改变第一功率轨的电压水平的请求，其中，该第二组件耦合至第一功率轨。

在示例中，该方法进一步包括：使用所存储的数据结构来确定第一阈值水平，其中，所存储的数据结构包括多个条目，其中，该多个条目中的第一条目包括第一阈值水平和第一组件的标识符。在示例中，该方法进一步包括：使用多个条目中的第一条目来确定第一补偿动作，其中，该多个条目中的第一条目包括有关第一补偿动作的数据。

在示例中，该方法进一步包括：基于第一组件来选择多个补偿器中的第一补偿器；以及使得该第一补偿器发起第一补偿动作。

在示例中，一种机器可读介质具有存储于其上的数据，该数据如果由至少一个机器使用则使得该至少一个机器制造至少一个集成电路以执行根据以上示例中的任一示例所述的方法。

在示例中，一种用于处理指令的装置被配置成用于执行以上示例中的任一示例所述的方法。

在一个示例中，一种用于发起补偿动作的芯片上系统(Soc)包括：第一功率轨；第一组件，耦合至该第一功率轨；以及补偿单元。该补偿单元用于：检测将第一功率轨的电压水平改变第一电压改变量的请求；响应于检测到该请求，确定第一电压改变量超过与第一组件相关联的第一阈值水平；响应于确定第一电压改变量超过第一阈值水平，在改变第一功率轨的电压水平之前发起第一补偿动作；以及在维持该第一补偿动作的同时，将第一功率轨的电压水平改变第一电压改变量。

在示例中，补偿单元进一步用于：在将第一功率轨的电压输入改变第一电压改变量之后，终止第一补偿动作。

在示例中，补偿单元进一步用于接收来自SoC的第二组件的、改变第一功率轨的电压水平的请求，该第二组件耦合至第一功率轨。

在示例中，补偿单元进一步用于使用所存储的数据结构来确定第一阈值水平，其中，所存储的数据结构包括多个条目，其中，多个条目中的第一条目包括第一阈值水平和第一组件的标识符。

在示例中，第一补偿动作是多个补偿动作中的一个补偿动作，其中，多个条目中的第一条目包括指示第一组件与第一补偿动作相关联的数据。

在示例中，机器可读介质具有存储于其上的数据，该数据如果被至少一个机器使用则使得该至少一个机器制造至少一个集成电路以执行包括以下步骤的方法：检测将处理器中的第一功率轨的电压水平改变第一电压改变量的请求，其中，该第一功率轨耦合至处理器的第一组件块；响应于检测到该请求，确定第一电压改变量超过与第一组件块唯一地相关联的第一阈值水平；以及响应于确定第一电压改变量超过第一阈值水平，在改变第一功率轨的电压水平之前在处理器中发起第一补偿动作。

在示例中，该方法进一步包括：在发起第一补偿动作之后，将第一功率轨的电压水平改变第一电压改变量。

在示例中，该方法进一步包括：在将第一功率轨的电压水平改变第一电压改变量之后，终止第一补偿动作。

在示例中，该方法进一步包括：接收来自处理器的第二组件的、改变第一功率轨的电压水平的请求，其中，该第二组件耦合至第一功率轨。

在示例中，该方法进一步包括：使用所存储的数据结构来确定第一阈值水平，其中，所存储的数据结构包括多个条目，其中，该多个条目中的第一条目包括第一阈值水平和第一组件的标识符。在示例中，该方法进一步包括：使用多个条目中的第一条目来确定第一补偿动作，其中，该多个条目中的第一条目包括有关第一补偿动作的数据。

在示例中，该方法进一步包括：基于第一组件来选择多个补偿器中的第一补偿器；以及使得该第一补偿器发起第一补偿动作。

实施例可被实现在代码中，并且可被存储在非瞬态存储介质上，该非瞬态存储介质具有存储于其上的指令，这些指令可以被用于将系统编程为用于执行这些指令。实施例还可被实现在数据中，并且可被存储在非瞬态存储介质上，该非瞬态存储介质如果被至少一个机器使用则使得该至少一个机器制造至少一个集成电路以执行一个或多个操作。该存储介质可包括但不限于：任何类型的盘，包括软盘、光盘、固态驱动器(SSD)、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)与静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；磁卡或光卡；或适用于存储电子指令的任何其他类型的介质。

构想了以上示例的各种组合是可能的。实施例可在许多不同类型的系统中使用。例如，在一个实施例中，可以将通信设备布置为用于执行本文中所描述的各种方法和技术。当然，本发明的范围不限于通信设备，并且相反，其他实施例可以涉及用于处理指令的其他类型的装置、或者一种或多种机器可读介质，该机器可读介质包括指令，响应于在计算设备上执行这些指令，这些指令使设备实行本文中所描述的方法和技术中的一者或多者。

说明书中对“一个实施例”、“实施例”的引用意指结合该实施例所描述的特定特征、结构或特性被包括在本发明内涵盖的至少一个实现方式中。因此，短语“一个实施例”或“在实施例中”的出现不一定是指同一个实施例。此外，特定的特征、结构或特性可按照与所图示特定实施例不同的其他合适的形式来创立，并且所有此类形式可被涵盖在本申请的权利要求内。如本文中所使用，“响应于”是指直接的因果关系。

尽管已参照有限数量的实施例描述了本发明，但是本领域技术人员将从其中领会众多修改和变型。所附权利要求旨在涵盖落入本发明的真实精神与范围的所有此类修改与变型。

Claims (22)

1.一种处理器，包括：

第一功率轨；

第一组件，耦合至所述第一功率轨；以及

补偿控制单元，用于：

检测将所述第一功率轨的电压水平改变第一电压改变量的请求；

响应于检测到所述请求，确定所述第一电压改变量超过与所述第一组件相关联的第一阈值水平；以及

响应于确定所述第一电压改变量超过所述第一阈值水平，在改变所述第一功率轨的电压水平之前发起第一补偿动作，其中所述第一补偿动作改变所述处理器的至少一个操作特性。

2.如权利要求1所述的处理器，所述补偿控制单元进一步用于：

在发起所述第一补偿动作之后，将所述第一功率轨的电压水平改变所述第一电压改变量。

3.如权利要求2所述的处理器，所述补偿控制单元进一步用于：

在将所述第一功率轨的电压水平改变所述第一电压改变量之后，终止所述第一补偿动作。

4.如权利要求1所述的处理器，其中，所述补偿控制单元用于接收来自所述处理器的第二组件的、改变所述第一功率轨的电压水平的所述请求，其中，所述第二组件耦合至所述第一功率轨。

5.如权利要求1所述的处理器，所述补偿控制单元进一步用于：

基于所述第一组件来确定所述第一阈值水平。

6.如权利要求5所述的处理器，所述补偿控制单元进一步用于：

使用所存储的数据结构来确定所述第一阈值水平，其中，所述所存储的数据结构包括多个条目，其中，所述多个条目中的第一条目包括所述第一组件的标识符和所述第一阈值水平。

7.如权利要求6所述的处理器，其中，所述第一补偿动作具有多个补偿类型中的第一补偿类型，其中，所述多个条目中的所述第一条目包括标识所述第一补偿类型的所述第一补偿动作的数据。

8.如权利要求1所述的处理器，其中，所述第一补偿动作包括使用补偿器来维持信号中的定时特性。

9.一种方法，包括：

检测将处理器中的第一功率轨的电压水平改变第一电压改变量的请求，其中，所述第一功率轨耦合至所述处理器的第一组件块；

响应于检测到所述请求，确定所述第一电压改变量超过与所述第一组件块唯一地相关联的第一阈值水平；以及

响应于确定所述第一电压改变量超过所述第一阈值水平，在改变所述第一功率轨的电压水平之前在所述处理器中发起第一补偿动作，其中所述第一补偿动作改变所述处理器的至少一个操作特性。

10.如权利要求9所述的方法，进一步包括：

在发起所述第一补偿动作之后，将所述第一功率轨的电压水平改变所述第一电压改变量。

11.如权利要求10所述的方法，进一步包括：

在将所述第一功率轨的电压水平改变所述第一电压改变量之后，终止所述第一补偿动作。

12.如权利要求9所述的方法，进一步包括：

接收来自所述处理器的第二组件的、改变所述第一功率轨的电压水平的所述请求，其中，所述第二组件耦合至所述第一功率轨。

13.如权利要求9所述的方法，进一步包括：

使用所存储的数据结构来确定所述第一阈值水平，其中，所述所存储的数据结构包括多个条目，其中，所述多个条目中的第一条目包括所述第一阈值水平和所述第一组件的标识符。

14.如权利要求13所述的方法，进一步包括：

使用所述多个条目中的所述第一条目来确定所述第一补偿动作，其中，所述多个条目中的所述第一条目包括有关所述第一补偿动作的数据。

15.如权利要求9所述的方法，进一步包括：

基于所述第一组件来选择多个补偿器中的第一补偿器；以及

使得所述第一补偿器发起所述第一补偿动作。

16.一种机器可读介质，具有存储于其上的数据，所述数据如果由至少一个机器使用则使得所述至少一个机器制造至少一个集成电路以执行根据权利要求9至15中任一项所述的方法。

17.一种用于处理指令的装置，被配置成用于执行如权利要求9至15中任一项所述的方法。

18.一种芯片上系统SoC，包括：

第一功率轨；

第一组件，耦合至所述第一功率轨；以及

补偿单元，用于：

检测将所述第一功率轨的电压水平改变第一电压改变量的请求；

响应于检测到所述请求，确定所述第一电压改变量超过与所述第一组件相关联的第一阈值水平；

响应于确定所述第一电压改变量超过所述第一阈值水平，在改变所述第一功率轨的电压水平之前发起第一补偿动作，其中所述第一补偿动作改变处理器的至少一个操作特性；以及

在维持所述第一补偿动作的同时，将所述第一功率轨的电压水平改变所述第一电压改变量。

19.如权利要求18所述的SoC，所述补偿单元进一步用于：

在将所述第一功率轨的电压输入改变所述第一电压改变量之后，终止所述第一补偿动作。

20.如权利要求18所述的SoC，所述补偿单元进一步用于：

接收来自所述SoC的第二组件的、改变所述第一功率轨的电压水平的所述请求，所述第二组件耦合至所述第一功率轨。

21.如权利要求18所述的SoC，所述补偿单元进一步用于：

使用所存储的数据结构来确定所述第一阈值水平，其中，所述所存储的数据结构包括多个条目，其中，所述多个条目中的第一条目包括所述第一阈值水平和所述第一组件的标识符。

22.如权利要求21所述的SoC，其中，所述第一补偿动作是多个补偿动作中的一个补偿动作，其中，所述多个条目中的所述第一条目包括指示所述第一组件与所述第一补偿动作相关联的数据。