CN109557857B

CN109557857B - 基于Intel平台时序启动信号控制方法、装置及系统

Info

Publication number: CN109557857B
Application number: CN201811504656.1A
Authority: CN
Inventors: 陈洪鑫; 江博; 高阳
Original assignee: Inspur Beijing Electronic Information Industry Co Ltd
Current assignee: Inspur Beijing Electronic Information Industry Co Ltd
Priority date: 2018-12-10
Filing date: 2018-12-10
Publication date: 2021-03-16
Anticipated expiration: 2038-12-10
Also published as: CN109557857A

Abstract

本发明实施例公开了一种基于Intel平台时序启动信号控制方法、装置、系统、设备及计算机可读存储介质。其中，CPLD在电源芯片输出工作正常信号有效时，根据用户预先基于平台需求自定义的延迟时间进行计时，在计时结束后，且满足信号输出的场景下向Intel平台输出平台电压正常信号。本申请取代了硬件上采用延时芯片来实现平台电压正常信号的延迟输出功能，降低了系统硬件设计复杂程度，减少系统所需硬件器件，从而降低系统成本；此外，用户可根据不同平台进行延时时间调整，降低了因设计错误导致研发过程中改版的风险，提升了系统的可操作性和可维护性，还增加了逻辑上通过平台电压正常信号操作Intel平台的可能性。

Description

基于Intel平台时序启动信号控制方法、装置及系统

技术领域

本发明实施例涉及服务器技术领域，特别是涉及一种基于Intel平台时序启动信号控制方法、装置、系统、设备及计算机可读存储介质。

背景技术

随着大数据、云技术的快速发展，作为支持大数据、云计算存在的服务器的使用也与日俱增，其中，基于Intel平台的服务器是目前应用最广泛且市场占有率最大的。

基于Intel平台及其周边支持形式的存在，则是各个服务器厂商根据Intel的建议和需求所搭建起来的，其中便有一个模块为支持平台检测所需电源状态是否达到需求状态，并发送确认信号到Intel平台，以供Intel平台进行下一步上电时序动作。其目的在于Intel平台的电平达到工作电压后，Intel平台芯片需要一定启动时间，并且需要时间判断电源芯片工作正常。

相关技术一般采用一颗延时芯片解决上述问题，通过该延时芯片检测平台所需电平电压达到工作电压后，并在将该电压电源芯片工作正常信号发出的情况下，延时一定时间后，再发出平台电压正常的信号。但是，延时芯片的价格高昂，导致整个系统成本较高，且其具有固定的延时范围，可操作性较差。

发明内容

本公开实施例提供了一种基于Intel平台时序启动信号控制方法、装置、系统、设备及计算机可读存储介质，降低了系统成本，可根据不同的应用平台进行延时时间调整，提升了可操作性和可维护性。

为解决上述技术问题，本发明实施例提供以下技术方案：

本发明实施例一方面提供了一种基于Intel平台时序启动信号控制系统，包括电源芯片、Intel平台及CPLD；

所述电源芯片用于输出工作正常信号至所述CPLD；

所述CPLD包括信号判断模块、延时模块及信号输出模块；

所述信号判断模块用于根据预先设置的有效信号标识信息，判断接收的电源芯片工作正常信号是否有效；

所述延时模块用于当所述工作正常信号有效，根据预先设置的延时时间进行计时，并在计时结束后发送输出触发信号；

所述信号输出模块用于在接收到所述输出触发信号且满足信号输出条件时，并将平台电压正常信号输出至所述CPLD。

可选的，所述CPLD通过第一GPIO引脚与所述电源芯片相连接，所述第一GPIO引脚用于接收所述工作正常信号。

可选的，所述CPLD通过第二GPIO引脚与所述Intel平台的南桥DSW_PWROK引脚相连接；所述第二GPIO引脚用于输出所述平台电压正常信号。

本发明实施例另一方面提供了一种基于Intel平台时序启动信号控制方法，基于CPLD，包括：

根据预先设置的有效信号标识信息，判断接收的电源芯片工作正常信号是否有效；

若工作正常信号有效，则根据预先设置的延时时间进行计时；

判断计时是否结束；

若计时结束，根据当前业务运行状态信息判断是否满足信号输出条件；

若满足信号输出条件，输出平台电压正常信号。

可选的，所述判断计时是否结束为：

判断是否接收到输出触发信号；

若是，则判定计时结束；

其中，所述输出触发信号为延时结束后自动发送的触发信号。

可选的，所述工作正常信号为PWRGD_DSW_PWROK信号。

可选的，所述平台电压正常信号为PWRGD_P3V3_STBY信号。

本发明实施例还提供了一种基于Intel平台时序启动信号控制装置，应用于CPLD，包括：

信号判断模块，用于根据预先设置的有效信号标识信息，判断接收的电源芯片工作正常信号是否有效；

延时模块，用于当所述工作正常信号有效，根据预先设置的延时时间进行计时，并在计时结束后发送输出触发信号；

信号输出模块，用于在接收到所述输出触发信号且满足信号输出条件时，输出平台电压正常信号。

本发明实施例还提供了一种基于Intel平台时序启动信号控制设备，包括处理器，所述处理器用于执行存储器中存储的计算机程序时实现如前任一项所述基于Intel平台时序启动信号控制方法的步骤。

本发明实施例最后还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有基于Intel平台时序启动信号控制程序，所述基于Intel平台时序启动信号控制程序被处理器执行时实现如前任一项所述基于Intel平台时序启动信号控制方法的步骤。

本申请提供的技术方案的优点在于，CPLD在电源芯片输出工作正常信号有效时，根据用户预先基于平台需求自定义的延迟时间进行计时，在计时结束后，且满足信号输出的场景下向Intel平台输出平台电压正常信号。取代了硬件上采用延时芯片来实现平台电压正常信号的延迟输出功能，降低了系统硬件设计复杂程度，减少系统所需硬件器件，从而降低系统成本；CPLD在升级重启后任然可延迟输出平台电压正常信号，提升了系统的可操作性和可维护性，有利于提升系统稳定性；此外，用户可根据不同平台进行延时时间调整，降低了因设计错误导致研发过程中改版的风险，还增加了逻辑上通过平台电压正常信号操作Intel平台的可能性。

此外，本发明实施例提供的基于Intel平台时序启动信号控制方法及其相应的实现装置、设备及计算机可读存储介质具有相应的优点。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。

附图说明

为了更清楚的说明本发明实施例或相关技术的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的基于Intel平台时序启动信号控制系统的一种具体实施方式结构图；

图2为本公开根据一示例性实施例示出的一种基于Intel平台时序启动信号控制系统的结构示意图；

图3为本发明实施例提供的一种基于Intel平台时序启动信号控制方法的流程示意图；

图4为本发明实施例提供的基于Intel平台时序启动信号控制装置的一种具体实施方式结构图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等是用于区别不同的对象，而不是用于描述特定的顺序。此外术语“包括”和“具有”以及他们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可包括没有列出的步骤或单元。

在介绍了本发明实施例的技术方案后，下面详细的说明本申请的各种非限制性实施方式。

首先参见图1，图1为本发明实施例提供的基于Intel平台时序启动信号控制系统在一种实施方式下的结构框架示意图，可包括电源芯片1、Intel平台2及CPLD3。

可分别在CPLD3上预先定义两个功能引脚，Intel平台2预先定义一个用于接收CPLD3信号的芯片管脚，利用这两个功能引脚与电源芯片1和Intel平台进行信息通讯。

可选的，CPLD3可通过第一GPIO(通用输入/输出)引脚与电源芯片1相连接，第一GPIO引脚用于接收电源芯片1发送的工作正常信号。CPLD3可通过第二GPIO引脚与Intel平台2的南桥DSW_PWROK引脚相连接；第二GPIO引脚用于输出平台电压正常信号至Intel平台2。

电源芯片1用于检测Intel平台2的电平电压信号，并向CPLD3输出工作正常信号。

CPLD3可包括信号判断模块31、延时模块32及信号输出模块33。

信号判断模块31根据预先设置的有效信号标识信息，判断接收的电源芯片1工作正常信号是否有效。判断工作正常信号的逻辑，也即工作正常信号是否有效，看其是否携带预设有效信息标识信息，若携带，则正常工作信号有效，反之，则为无效信号。举例来说，通常可设置高电平信号为有效信号，低电平信号为无效信号，若接收到的工作正常信号为高电平信号，则为有效，若接收到的工作正常信号为低电平信号，则为无效。

延时模块32用于当工作正常信号有效，根据预先设置的延时时间进行计时，并在计时结束后发送输出触发信号。

延时时间为根据实际应用场景进行确定的，不同类型的Intel平台的延时时间一般不同，本领域技术人员可根据实际需求进行确定，本申请对此不做任何限定。

延时模块32在接收到有效的工作正常信号后，启动计时，在预设延时时间(3S)到达时，即结束计时，例如可通过计时器来实现，发送触发信号输出模块33进行输出的信号。

信号输出模块33用于在接收到输出触发信号且满足信号输出条件时，并将平台电压正常信号输出至CPLD。

信号输出条件为当前的应用场景为适合进行输出的一个场景，可以通过预先设置符合信号输出条件的应用场景，或者是设置不可进行输出的一些应用场景，信号输出模块33在接收到延时模块32发送的触发信号后，先判断当前场景是否为可输出平台电压正常信号的场景，若是，则输出平台电压正常信号，若不为可输出平台电压正常信号的场景，则不执行输出，然后可一直检测，直至符合信号输出条件时，输出平台电压正常信号。

Intel平台2可为任何一种Intel平台，其与电源芯片1相匹配，这均不影响本申请的实现。

为了使本领域技术人员更加清楚明白本申请的计算方案，本申请还提供了一个具体的实例，请参阅图2所示，可包括：

CPLD可预先定义一个输入GPIO为PWRGD_P3V3_STBY，定义一个输出GPIO为PWRGD_DSW_PWROK，定义三个功能模块(判断模块、延时模块及信号输出模块)。将Intel平台使用的P3V3_AUX/P3V3_STBY电源芯片输出的工作正常信号发送给CPLD，CPLD再将通过GPIO将PWRGD_DSW_PWROK发送至Intel平台所定义南桥的DSW_PWROK管脚。其中，CPLD接收到高电平的PWRGD_P3V3_STBY电平后，启动延时模块进行计时，当计时结束后，延时模块将触发信号输出模块输出PWRGD_DSW_PWROK。

在本发明实施例提供的技术方案中，CPLD在电源芯片输出工作正常信号有效时，根据用户预先基于平台需求自定义的延迟时间进行计时，在计时结束后，且满足信号输出的场景下向Intel平台输出平台电压正常信号。取代了硬件上采用延时芯片来实现平台电压正常信号的延迟输出功能，降低了系统硬件设计复杂程度，减少系统所需硬件器件，从而降低系统成本；CPLD在升级重启后任然可延迟输出平台电压正常信号，提升了系统的可操作性和可维护性，有利于提升系统稳定性；此外，用户可根据不同平台进行延时时间调整，降低了因设计错误导致研发过程中改版的风险，还增加了逻辑上通过平台电压正常信号操作Intel平台的可能性。

请参见图3，图3为本发明实施例提供的一种基于Intel平台时序启动信号控制方法的流程示意图，本发明实施例可包括以下内容：

S301：根据预先设置的有效信号标识信息，判断接收的电源芯片工作正常信号是否有效，若是，则执行S302。

例如，工作正常信号可为PWRGD_DSW_PWROK信号。

S302：根据预先设置的延时时间进行计时。

S303：判断计时是否结束，若是，则执行S304，若否，则返回S302继续计时。

可通过判断是否接收到输出触发信号来实现计时结束的检测，若接收到输出触发信号，则判定计时结束；反之，则未结束。其中，输出触发信号可为延时结束后自动发送的触发信号。

S304：根据当前业务运行状态信息判断是否满足信号输出条件，若是，则执行S305，若否，则继续检测。

S305：输出平台电压正常信号。

例如，可输出PWRGD_P3V3_STBY信号。

上述各个步骤或方法与上述实施例有相同的描述时，可直接参阅上述实施例记载的内容，此处便不再赘述。

由上可知，本发明实施例降低了系统成本，可根据不同的应用平台进行延时时间调整，提升了可操作性和可维护性。

本发明实施例还针对基于Intel平台时序启动信号控制方法提供了相应的实现装置，进一步使得所述方法更具有实用性。下面对本发明实施例提供的基于Intel平台时序启动信号控制装置进行介绍，下文描述的基于Intel平台时序启动信号控制装置与上文描述的基于Intel平台时序启动信号控制方法可相互对应参照。

参见图4，图4为本发明实施例提供的基于Intel平台时序启动信号控制装置在一种具体实施方式下的结构图，该装置可包括：

信号判断模块31，用于根据预先设置的有效信号标识信息，判断接收的电源芯片工作正常信号是否有效；

延时模块32，用于当工作正常信号有效，根据预先设置的延时时间进行计时，并在计时结束后发送输出触发信号；

信号输出模块33，用于在接收到输出触发信号且满足信号输出条件时，输出平台电压正常信号。

本发明实施例所述基于Intel平台时序启动信号控制装置的各功能模块的功能可根据上述方法实施例中的方法具体实现，其具体实现过程可以参照上述方法实施例的相关描述，此处不再赘述。

本发明实施例还提供了一种基于Intel平台时序启动信号控制设备，具体可包括：

存储器，用于存储计算机程序；

处理器，用于执行计算机程序以实现如上任意一实施例所述基于Intel平台时序启动信号控制方法的步骤。

本发明实施例所述基于Intel平台时序启动信号控制设备的各功能模块的功能可根据上述方法实施例中的方法具体实现，其具体实现过程可以参照上述方法实施例的相关描述，此处不再赘述。

本发明实施例还提供了一种计算机可读存储介质，存储有基于Intel平台时序启动信号控制程序，所述基于Intel平台时序启动信号控制程序被处理器执行时如上任意一实施例所述基于Intel平台时序启动信号控制方法的步骤。

本发明实施例所述计算机可读存储介质的各功能模块的功能可根据上述方法实施例中的方法具体实现，其具体实现过程可以参照上述方法实施例的相关描述，此处不再赘述。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本发明所提供的一种基于Intel平台时序启动信号控制方法、装置、系统、设备及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims

1.一种基于Intel平台时序启动信号控制系统，其特征在于，包括电源芯片、Intel平台及CPLD；

所述电源芯片用于输出工作正常信号至所述CPLD；

所述CPLD包括信号判断模块、延时模块及信号输出模块；

所述信号输出模块用于在接收到所述输出触发信号且满足信号输出条件时，并将平台电压正常信号输出至所述CPLD；

其中，所述CPLD通过第一GPIO引脚与所述电源芯片相连接，所述第一GPIO引脚用于接收所述工作正常信号；所述CPLD通过第二GPIO引脚与所述Intel平台的南桥DSW_PWROK引脚相连接；所述第二GPIO引脚用于输出所述平台电压正常信号。

2.一种基于Intel平台时序启动信号控制方法，其特征在于，基于CPLD，包括：

判断计时是否结束；

若满足信号输出条件，输出平台电压正常信号；

3.根据权利要求2所述的基于Intel平台时序启动信号控制方法，其特征在于，所述判断计时是否结束为：

判断是否接收到输出触发信号；

若是，则判定计时结束；

4.根据权利要求3所述的基于Intel平台时序启动信号控制方法，其特征在于，所述工作正常信号为PWRGD_DSW_PWROK信号。

5.根据权利要求4所述的基于Intel平台时序启动信号控制方法，其特征在于，所述平台电压正常信号为PWRGD_P3V3_STBY信号。

6.一种基于Intel平台时序启动信号控制装置，其特征在于，应用于CPLD，包括：

信号输出模块，用于在接收到所述输出触发信号且满足信号输出条件时，输出平台电压正常信号；

7.一种基于Intel平台时序启动信号控制设备，其特征在于，包括处理器，所述处理器用于执行存储器中存储的计算机程序时实现如权利要求2至5任一项所述基于Intel平台时序启动信号控制方法的步骤。

8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有基于Intel平台时序启动信号控制程序，所述基于Intel平台时序启动信号控制程序被处理器执行时实现如权利要求2至5任一项所述基于Intel平台时序启动信号控制方法的步骤。