CN109557509B - 一种用于改善脉间干扰的双脉冲信号合成器 - Google Patents

一种用于改善脉间干扰的双脉冲信号合成器 Download PDF

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Abstract

本发明公开了一种用于改善脉间干扰的双脉冲信号合成器，包括：信号重构单元、FPGA芯片、数模转换芯片、信号合成单元、信号源；所述信号重构单元为利用Matlab仿真软件对单个脉冲信号进行信号重构，即对脉冲信号的傅里叶级数展开式进行重构，仅保留与脉冲信号的中心频率左右相距2.5MHz以内的频率分量所对应的傅里叶级数，将与脉冲信号的中心频率左右相距超出2.5MHz之外的频率分量所对应的傅里叶级数等于0，再结合所述FPGA芯片、数模转换芯片、信号合成单元、信号源对两个信号重构后的脉冲信号进行合成，合成为一路双脉冲信号。本发明通过对每个脉冲信号的傅里叶级数展开式进行重构，消除了脉冲信号之间的频域交叠，解决了脉冲间的频域干扰问题。

Description

一种用于改善脉间干扰的双脉冲信号合成器
技术领域
本发明涉及多脉冲信号合成领域，尤其是一种用于改善脉间干扰的双脉冲信号合成器。
背景技术
随着雷达数字收发技术的不断发展，为了提高雷达对高探测距离及高目标分辨率的要求，多脉冲体制雷达越来越多的出现在双偏振雷达及多波束探测雷达中。多脉冲信号经过雷达天线发射后，若多脉冲信号遇到如飞机之类的目标，则多脉冲信号必然会反射回雷达天线并被雷达天线接收，雷达对所接收的多脉冲回波信号进行信号解调，由于双脉冲信号中的各个脉冲信号的频率不同，故双脉冲回波信号为分通道解调。
传统的双脉冲信号的合成方式为：通过单通道信号产生器直接分时输出多个脉冲信号；将每个脉冲通过独立的信号通道合成，然后分别经过对应的模拟滤波器输出，最终合成为一路多脉冲信号输出。
多个脉冲信号之间必然要面对脉冲间的频域交叠问题，经传统的双脉冲信号的合成方式合成后的双脉冲信号存在脉冲间的频域干扰问题，而这种频域上的干扰必将体现在最终的在信号解调上，这也就对雷达抗干扰性能提出了挑战。
发明内容
为了克服上述现有技术中的缺陷，本发明提供一种用于改善脉间干扰的双脉冲信号合成器，有效的抑制了两个脉冲信号之间的频域干扰，改善了多脉冲信号解调后的时域特性。
为实现上述目的，本发明采用以下技术方案，包括：
一种用于改善脉间干扰的双脉冲信号合成器，包括：信号重构单元、FPGA芯片、数模转换芯片、信号合成单元；
所述信号重构单元对脉冲信号1和脉冲信号2分别进行信号重构，分别得到信号重构后的脉冲信号1和信号重构后的脉冲信号2；所述信号重构单元还分别对信号重构后的脉冲信号1和信号重构后的脉冲信号2进行单个脉冲周期内的样本提取，得到信号重构后的脉冲信号1在单个脉冲周期内的样本值即数字信号1，以及得到信号重构后的脉冲信号2在单个脉冲周期内的样本值即数字信号2；
所述信号重构单元将数字信号1和数字信号2分别存入所述FPGA芯片中；
所述数模转换芯片从所述FPGA芯片中分别获取数字信号1和数字信号2，并分别对此两个数字信号进行数模转换，得到信号重构后的脉冲信号1在单个脉冲周期内的模拟信号即模拟信号1，以及得到信号重构后的脉冲信号2在单个脉冲周期内的模拟信号即模拟信号2；
所述数模转换芯片将模拟信号1和模拟信号2分别发送至所述信号合成单元；
所述信号合成单元对模拟信号1和模拟信号2进行信号合成，合成为一路双脉冲信号。
所述信号重构单元为利用Matlab仿真软件分别对脉冲信号1和脉冲信号2进行信号重构；所述信号重构为对脉冲信号的傅里叶级数展开式进行重构，仅保留与脉冲信号的中心频率左右相距2.5MHz以内的频率分量所对应的傅里叶级数，将与脉冲信号的中心频率左右相距超出2.5MHz之外的频率分量所对应的傅里叶级数等于0。
脉冲信号1的时宽为t1、中心频率为f1；所述脉冲信号1的单个脉冲周期为T；
所述脉冲信号1的傅里叶级数展开式中，当
Figure BDA0001876656440000021
即k＝T*f1时的频率分量等于脉冲信号1的中心频率f1；k表示傅里叶级数展开式对应的级数；
所述信号重构单元对所述脉冲信号1的傅里叶级数展开式进行重构，相当于将在k∈[(T*f1-T*2.5),(T*f1+T*2.5)]之外的傅里叶级数等于0，将频率分量在f1-2.5MHz至f1+2.5MHz之外所对应的傅里叶级数为0。
脉冲信号2的时宽为t2、中心频率为f2；所述脉冲信号2的单个脉冲周期也为T；
所述脉冲信号2的傅里叶级数展开式中，当
Figure BDA0001876656440000031
时，即k＝T*f2时的频率分量等于脉冲信号2的中心频率f2；k表示傅里叶级数展开式对应的级数；
所述信号重构单元对所述脉冲信号2的傅里叶级数展开式进行重构，相当于将在k∈[(T*f2-T*2.5),(T*f2+T*2.5)]之外的傅里叶级数等于0，即频率分量在f2-2.5MHz至f2+2.5MHz之外所对应的傅里叶级数为0。
所述数模转换芯片的参考频率为fs；由于脉冲信号的单个脉冲周期为T，故单个脉冲周期内的样本点数为fs*T个；
所述信号重构单元对信号重构后的脉冲信号1在单个脉冲周期内提取fs*T个样本值作为数字信号1；
所述信号重构单元还对信号重构后的脉冲信号2在单个脉冲周期内提取fs*T个样本值作为数字信号2。
所述信号重构单元将信号重构后的脉冲信号1在单个脉冲周期内的样本值转换为16位补码，即脉冲信号1的16位数据；所述信号重构单元将信号重构后的脉冲信号2在单个脉冲周期内的样本值转换为16位补码，即脉冲信号2的16位数据；
所述信号重构单元将脉冲信号1的16位数据以MIF文件的形式保存在所述FPGA芯片的ROM1中，所述信号重构单元将脉冲信号2的16位数据以MIF文件的形式保存在所述FPGA芯片的ROM2中；
其中，所述MIF文件为内存初始化文件；所述ROM1和所述ROM2均为所述FPGA芯片的存储器；所述ROM1和所述ROM2均在时钟DCLK_out下读取数据；所述时钟DCLK_out为所述数模转换芯片的时钟信号，且所述时钟DCLK_out的频率与所述数模转换芯片的参考频率相同。
所述FPGA芯片还包括拼接模块和发送模块；
所述拼接模块在时钟DCLK_out下对脉冲信号1的16位数据和脉冲信号2的16位数据进行数据拼接，拼接为一个32位的信号；且该32位的信号的高16位用于存储脉冲信号1的16位数据，该32位的信号的低16位用于存储脉冲信号2的16位数据；
所述发送模块在时钟DCLK_out下将该32位的信号进行传输至模数转换芯片，其中，在时钟DCLK_out的上升沿传输该该32位的信号的高16位即脉冲信号1的16位数据，在时钟DCLK_out的下降沿传输该该32位的信号的低16位即脉冲信号2的16位数据。
所述数模转换芯片包括两个通道，分别为通道1和通道2；所述数模转换芯片经过通道1将模拟信号1发送至所述信号合成单元；所述数模转换芯片经过通道2将模拟信号2也发送至所述信号合成单元。
所述信号合成单元为一个一分二功分器，包括两个输出端和一个输入端，且所述一分二功分器采用方向连接的方式；所述数模转换芯片将模拟信号1发送至所述一分二功分器的两个输出端中的一端；所述数模转换芯片将模拟信号2发送至所述一分二功分器的两个输出端中的另一端；且合成后的一路双脉冲信号通过所述一分二功分器的一个输入端输出。
所述双脉冲信号合成器还包括信号源；所述信号源用于设置FPGA芯片的参考频率和数模转换芯片的参考频率。
本发明的优点在于：
(1)本发明通过对每个脉冲信号的傅里叶级数展开式进行重构，消除了脉冲信号之间的频域交叠，解决了脉冲间的频域干扰问题。
(2)本发明的信号重构单元利用Matlab仿真软件实现，相比于传统的借助模拟滤波器以实现滤波，本发明的实现方式更加简单，结构也更加简单。
(3)本发明的对每个脉冲信号的傅里叶级数展开式进行重构的方式可广泛扩展到其他多脉冲合成领域。
(4)本发明的信号源为一个产生时钟信号的仪器，通过此仪器直接设定FPGA芯片的参考频率和数模转换芯片的参考频率，更加便捷。
(5)本发明利用一分二功分器反向连接的方式进行信号合成，此方式成本低廉、简单高效，无需借助专用信号合路器。
(6)本发明的拼接模块将两个信号的数据拼接在一个信号上，发送模块通过上下沿传输的方式，将拼在一个信号上的两个信号的数据分开，在正确缩减差分数据的基础上，同时实现两路信号的快速更新。
(7)本发明的信号重构单元将脉冲信号在一个周期内的样本值转换为16位补码的形式，并以MIF文件的形式存储，以保证单个脉冲周期内数据高度一致，确保脉冲信号一致性。
附图说明
图1为本发明的信号时序图。
图2为本发明的整体架构图。
图3为传统的双脉冲信号的频域图。
图4为本发明的双脉冲信号的频域图。
图5为现有技术的双脉冲信号的解调示意图。
图6为对传统的双脉冲信号进行解调后所得的脉冲信号1的时域图。
图7为对本发明的双脉冲信号进行解调后所得的脉冲信号1的时域图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
由图1所示，本实施例中，脉冲信号1的时宽t1为5us、频率f1为75MHz；脉冲信号2的时宽t2为1us、频率f2为60MHz；所述脉冲信号1和所述脉冲信号2的单个脉冲周期均为T，T＝20us；且所述脉冲信号1和所述脉冲信号2的时间关系如图1所示；
脉冲信号1在脉冲重复周期
Figure BDA0001876656440000051
即[-10us,10us]内的表达式如下所示：
Figure BDA0001876656440000052
其中，f1＝75MHz；t1＝5us，即-2.5us＜t＜2.5us。
脉冲信号2在脉冲重复周期
Figure BDA0001876656440000053
即[-10us,10us]内的表达式如下所示：
Figure BDA0001876656440000061
其中，f2＝60MHz；t2＝1us，a＝2.5us，即2.5us＜t＜3.5us。
由图2所示，一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，包括：信号重构单元10、FPGA芯片20、数模转换芯片30、信号合成单元40、信号源50。
所述信号重构单元10为利用Matlab仿真软件分别对脉冲信号1和脉冲信号2进行信号重构，分别得到信号重构后的脉冲信号1和信号重构后的脉冲信号2；所述信号重构单元10还分别对信号重构后的脉冲信号1和信号重构后的脉冲信号2进行单个脉冲周期内的样本提取，得到信号重构后的脉冲信号1在单个脉冲周期内的样本值即数字信号1，以及得到信号重构后的脉冲信号2在单个脉冲周期内的样本值即数字信号2。
所述信号重构单元10将数字信号1和数字信号2分别存入所述FPGA芯片中20；
所述数模转换芯片30从所述FPGA芯片20中分别获取数字信号1和数字信号2，并分别对此两个数字信号进行数模转换，得到信号重构后的脉冲信号1在单个脉冲周期内的模拟信号即模拟信号1，以及得到信号重构后的脉冲信号2在单个脉冲周期内的模拟信号即模拟信号2；
所述数模转换芯片30将模拟信号1和模拟信号2分别发送至所述信号合成单元40；
所述信号合成单元40对模拟信号1和模拟信号2进行信号合成，合成为一路双脉冲信号；
所述信号源50用于设置所述FPGA芯片20的参考频率和所述数模转换芯片30的参考频率。本实施例中，所述数模转换芯片30的参考频率fs为200MHz，所述FPGA芯片20的参考频率为20MHz。
所述信号重构为对脉冲信号的傅里叶级数展开式进行重构，仅保留与脉冲信号的中心频率左右相距2.5MHz以内的频率分量所对应的傅里叶级数，将与脉冲信号的中心频率左右相距超出2.5MHz之外的频率分量所对应的傅里叶级数等于0；其中，
所述信号重构单元10对所述脉冲信号1的傅里叶级数展开式进行重构的具体方式如下所示：
所述脉冲信号1即y1(t)的N级傅里叶展开式为：
Figure BDA0001876656440000071
其中，A0′表示脉冲信号1的傅里叶级数常量，Ak′表示脉冲信号1的k次余弦级数，Bk′表示脉冲信号1的k次正弦级数，k表示傅里叶级数展开式对应的级数；
Figure BDA0001876656440000072
Figure BDA0001876656440000073
Figure BDA0001876656440000074
由公式(3)可知，当k＝1500时，则
Figure BDA0001876656440000075
即k＝1500的频率分量等于脉冲信号1的中心频率；当k＝1200时，则
Figure BDA0001876656440000076
即k＝1200的频率分量等于脉冲信号2的中心频率；脉冲信号1与脉冲信号2存在交叠部分，因此，脉冲信号1与脉冲信号2必然会存在频域交叠即频域干扰的问题，需要消除该交叠部分的频率分量；
对所述脉冲信号1的傅里叶级数展开式进行重构相当于将在k∈[1450,1550]之外的傅里叶级数等于0，将频率分量在72.5MHz至77.5MHz之外所对应的傅里叶级数为0，脉冲信号1的傅里叶级数展开式的重构表达式如下所示：
Figure BDA0001876656440000077
通过对所述脉冲信号1的傅里叶级数展开式进行重构，使得脉冲信号1不包含脉冲信号2的频率分量，故消除了脉冲信号2对脉冲信号1的频域干扰。
所述信号重构单元10对所述脉冲信号2的傅里叶级数展开式进行重构的具体方式如下所示：
所述脉冲信号2即y2(t)的N级傅里叶展开式为：
Figure BDA0001876656440000081
其中，A″0表示脉冲信号2的傅里叶级数常量，A″k表示脉冲信号2的k次余弦级数，B″k表示脉冲信号2的k次正弦级数，k表示傅里叶级数展开式对应的级数；
Figure BDA0001876656440000082
Figure BDA0001876656440000083
Figure BDA0001876656440000084
由公式(5)可知，而当k＝1200时，则
Figure BDA0001876656440000085
即k＝1200的频率分量等于脉冲信号2的中心频率；当k＝1500时，则
Figure BDA0001876656440000086
即k＝1500的频率分量等于脉冲信号1的中心频率；脉冲信号1与脉冲信号2存在交叠部分，因此，脉冲信号1与脉冲信号2必然会存在频域交叠即频域干扰的问题，需要消除该交叠部分的频率分量；
对所述脉冲信号2的傅里叶级数展开式进行重构相当于将在k∈[1150,1250]之外的傅里叶级数等于0，即频率分量在57.5MHz至62.5MHz之外所对应的傅里叶级数为0，脉冲信号2的傅里叶级数展开式的重构表达式如下所示：
Figure BDA0001876656440000087
通过对所述脉冲信号2的傅里叶级数展开式进行重构，使得脉冲信号2不包含脉冲信号1的频率分量，故消除了脉冲信号1对脉冲信号2的频域干扰。
由于所述数模转换芯片30的参考频率fs为200MHz，以及脉冲信号的单个脉冲周期T为20us，故单个脉冲周期内的样本点数为4000个，即在单个脉冲周期内以时间间隔
Figure BDA0001876656440000091
从第1个样本值读取到第4000个样本值；
所述信号重构单元10对信号重构后的脉冲信号1在单个脉冲周期内提取4000个样本值作为数字信号1，表达式如下所示：
Figure BDA0001876656440000092
所述信号重构单元10还对信号重构后的脉冲信号2在单个脉冲周期内提取4000个样本值作为数字信号2，表达式如下所示：
Figure BDA0001876656440000093
依次类推，当下个脉冲重复周期到来时，再依次从第1个样本值读取到第4000个样本值。
所述信号重构单元10将信号重构后的脉冲信号1在单个脉冲周期内的4000个样本值转换为16位补码，即脉冲信号1的16位数据；所述信号重构单元10将信号重构后的脉冲信号2在单个脉冲周期内的4000个样本值转换为16位补码，即脉冲信号2的16位数据。
所述FPGA芯片20包括R0M1、ROM2、拼接模块、发送模块；所述ROM1和所述ROM2均为所述FPGA芯片20的存储器；本实施例中，所述FPGA芯片20所采用的型号为EP4SGX230KF4013；
所述信号重构单元10将脉冲信号1的16位数据以MIF文件的形式保存在所述FPGA芯片20的ROM1中，所述信号重构单元10将脉冲信号2的16位数据以MIF文件的形式保存在所述FPGA芯片20的ROM2中。其中，所述MIF文件为内存初始化文件；所述ROM1和所述ROM2均在时钟DCLK_out下读取数据；所述时钟DCLK_out为所述数模转换芯片30的时钟信号，且所述时钟DCLK_out的频率与所述数模转换芯片30的参考频率相同。
所述拼接模块在时钟DCLK_out下对脉冲信号1的16位数据和脉冲信号2的16位数据进行数据拼接，拼接为一个32位的信号；且该32位的信号的高16位用于存储脉冲信号1的16位数据，该32位的信号的低16位用于存储脉冲信号2的16位数据。
所述发送模块在时钟DCLK_out下将该32位的信号进行传输至模数转换芯片，其中，在时钟DCLK_out的上升沿传输该该32位的信号的高16位即脉冲信号1的16位数据，在时钟DCLK_out的下降沿传输该该32位的信号的低16位即脉冲信号2的16位数据。
所述数模转换芯片30为双通道芯片，包括两个通道，分别为通道1和通道2；所述数模转换芯片30经过通道1将模拟信号1发送至所述信号合成单元40；所述数模转换芯片30经过通道2将模拟信号2也发送至所述信号合成单元40。本实施例中，所述数模转换芯片30的型号为AD9783。
所述信号合成单元40为一个一分二功分器，包括两个输出端和一个输入端，由于功分器的输入输出均相当于耦合，故在本发明中，所述一分二功分器采用方向连接的方式进行信号合成；所述数模转换芯片30将模拟信号1发送至所述一分二功分器的两个输出端中的一端；所述数模转换芯片30将模拟信号2发送至所述一分二功分器的两个输出端中的另一端；且合成后的一路双脉冲信号通过所述一分二功分器的一个输入端输出。
由图3所示，在频率60MHz处为脉冲信号2的频谱，在频率75MHz处为脉冲信号1的频谱，脉冲信号1和脉冲信号2之间的频域交叠较为严重，两个脉冲信号的旁瓣交叠在一起。
由图4所示，经本发明的信号重构后，脉冲信号1和脉冲信号2之间的频域交叠改善许多，两个脉冲信号的旁瓣不会交叠在一起。
由图5所示，现有技术中，双脉冲信号经过雷达天线发射后，若双脉冲信号遇到如飞机之类的目标，则双脉冲信号必然会反射回雷达天线并被雷达天线接收，雷达对所接收的双脉冲回波信号进行即待解调，由于双脉冲信号中的各个脉冲信号的频率不同，故双脉冲回波信号为分通道解调。
由图6所示，由于传统的双脉冲信号之间存在频域干扰，故会影响多脉冲回波信号的解调，以对传统的双脉冲信号进行解调所得到的脉冲信号1为例，由于脉冲信号2在脉冲信号1的基带解调信号中留下了较大的脉冲时域干扰，这个干扰极大的影响了脉冲信号1的探测功能。
由图7所述，由于经本发明的双脉冲信号合成器合成的双脉冲信号之间不存在频域干扰，故不会影响双脉冲回波信号的解调，以对本发明的双脉冲信号进行解调所得到的脉冲信号1为例，由于脉冲信号2对脉冲信号1的频域干扰被消除，故脉冲信号2在脉冲信号1的基带解调信号不会留下了脉冲时域干扰。
同时，基于本发明的信号重构的方式，可将本发明的双脉冲信号合成器扩展为多脉冲信号合成器。
以上仅为本发明创造的较佳实施例而已，并不用以限制本发明创造，凡在本发明创造的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明创造的保护范围之内。

Claims (10)

1.一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，包括：信号重构单元、FPGA芯片、数模转换芯片、信号合成单元；
所述信号重构单元对脉冲信号1和脉冲信号2分别进行信号重构，分别得到信号重构后的脉冲信号1和信号重构后的脉冲信号2；所述信号重构为对脉冲信号的傅里叶级数展开式进行重构，仅保留与脉冲信号的中心频率左右相距2.5MHz以内的频率分量所对应的傅里叶级数，将与脉冲信号的中心频率左右相距超出2.5MHz之外的频率分量所对应的傅里叶级数等于0；
所述信号重构单元还分别对信号重构后的脉冲信号1和信号重构后的脉冲信号2进行单个脉冲周期内的样本提取，得到信号重构后的脉冲信号1在单个脉冲周期内的样本值即数字信号1，以及得到信号重构后的脉冲信号2在单个脉冲周期内的样本值即数字信号2；
所述信号重构单元将数字信号1和数字信号2分别存入所述FPGA芯片中；
所述数模转换芯片从所述FPGA芯片中分别获取数字信号1和数字信号2，并分别对此两个数字信号进行数模转换，得到信号重构后的脉冲信号1在单个脉冲周期内的模拟信号即模拟信号1，以及得到信号重构后的脉冲信号2在单个脉冲周期内的模拟信号即模拟信号2；
所述数模转换芯片将模拟信号1和模拟信号2分别发送至所述信号合成单元；
所述信号合成单元对模拟信号1和模拟信号2进行信号合成，合成为一路双脉冲信号。
2.根据权利要求1所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述信号重构单元为利用Matlab仿真软件分别对脉冲信号1和脉冲信号2进行信号重构。
3.根据权利要求2所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，脉冲信号1的时宽为t1、中心频率为f1；所述脉冲信号1的单个脉冲周期为T；
所述脉冲信号1的傅里叶级数展开式中，当
Figure FDA0002446168410000011
即k＝T*f1时的频率分量等于脉冲信号1的中心频率f1；k表示傅里叶级数展开式对应的级数；
所述信号重构单元对所述脉冲信号1的傅里叶级数展开式进行重构，相当于将在k∈[(T*f1-T*2.5),(T*f1+T*2.5)]之外的傅里叶级数等于0，将频率分量在f1-2.5MHz至f1+2.5MHz之外所对应的傅里叶级数为0。
4.根据权利要求2所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，脉冲信号2的时宽为t2、中心频率为f2；所述脉冲信号2的单个脉冲周期也为T；
所述脉冲信号2的傅里叶级数展开式中，当
Figure FDA0002446168410000021
时，即k＝T*f2时的频率分量等于脉冲信号2的中心频率f2；k表示傅里叶级数展开式对应的级数；
所述信号重构单元对所述脉冲信号2的傅里叶级数展开式进行重构，相当于将在k∈[(T*f2-T*2.5),(T*f2+T*2.5)]之外的傅里叶级数等于0，即频率分量在f2-2.5MHz至f2+2.5MHz之外所对应的傅里叶级数为0。
5.根据权利要求3或4任一项所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述数模转换芯片的参考频率为fs；由于脉冲信号的单个脉冲周期为T，故单个脉冲周期内的样本点数为fs*T个；
所述信号重构单元对信号重构后的脉冲信号1在单个脉冲周期内提取fs*T个样本值作为数字信号1；
所述信号重构单元还对信号重构后的脉冲信号2在单个脉冲周期内提取fs*T个样本值作为数字信号2。
6.根据权利要求1所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述信号重构单元将信号重构后的脉冲信号1在单个脉冲周期内的样本值转换为16位补码，即脉冲信号1的16位数据；所述信号重构单元将信号重构后的脉冲信号2在单个脉冲周期内的样本值转换为16位补码，即脉冲信号2的16位数据；
所述信号重构单元将脉冲信号1的16位数据以MIF文件的形式保存在所述FPGA芯片的ROM1中，所述信号重构单元将脉冲信号2的16位数据以MIF文件的形式保存在所述FPGA芯片的ROM2中；
其中，所述MIF文件为内存初始化文件；所述ROM1和所述ROM2均为所述FPGA芯片的存储器；所述ROM1和所述ROM2均在时钟DCLK_out下读取数据；所述时钟DCLK_out为所述数模转换芯片的时钟信号，且所述时钟DCLK_out的频率与所述数模转换芯片的参考频率相同。
7.根据权利要求6所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述FPGA芯片还包括拼接模块和发送模块；
所述拼接模块在时钟DCLK_out下对脉冲信号1的16位数据和脉冲信号2的16位数据进行数据拼接，拼接为一个32位的信号；且该32位的信号的高16位用于存储脉冲信号1的16位数据，该32位的信号的低16位用于存储脉冲信号2的16位数据；
所述发送模块在时钟DCLK_out下将该32位的信号进行传输至模数转换芯片，其中，在时钟DCLK_out的上升沿传输该该32位的信号的高16位即脉冲信号1的16位数据，在时钟DCLK_out的下降沿传输该该32位的信号的低16位即脉冲信号2的16位数据。
8.根据权利要求1所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述数模转换芯片包括两个通道，分别为通道1和通道2；所述数模转换芯片经过通道1将模拟信号1发送至所述信号合成单元；所述数模转换芯片经过通道2将模拟信号2也发送至所述信号合成单元。
9.根据权利要求1所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述信号合成单元为一个一分二功分器，包括两个输出端和一个输入端，且所述一分二功分器采用方向连接的方式；所述数模转换芯片将模拟信号1发送至所述一分二功分器的两个输出端中的一端；所述数模转换芯片将模拟信号2发送至所述一分二功分器的两个输出端中的另一端；且合成后的一路双脉冲信号通过所述一分二功分器的一个输入端输出。
10.根据权利要求1所述的一种用于改善脉间干扰的双脉冲信号合成器，其特征在于，所述双脉冲信号合成器还包括信号源；所述信号源用于设置FPGA芯片的参考频率和数模转换芯片的参考频率。
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