CN109541553A - 一种同步时钟反馈电路 - Google Patents

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田殷
杨光
孙敏
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Abstract

本发明公开了一种同步时钟反馈电路，包括控制模块、基准电压模块、电位器模块和晶振模块；其中，控制模块，其用于同时采集外部原子钟的校准时钟信号和晶振模块的晶振时钟信号，对校准时钟信号和晶振时钟信号的频率进行比对，并在校准时钟信号和晶振时钟信号的频率不同的情况下输出数字控制信号，直至校准时钟信号和晶振时钟信号的频率相同；电位器模块，其用于根据控制模块输出的数字控制信号调节阻值，以调节基准电压模块输出的模拟基准电压，并将调节后的模拟基准电压反馈给晶振模块，从而实现晶振模块的频率稳定度校准，可以在实现高频率稳定度的同时避免原子钟成本高、体积大、重量重对机载雷达系统的影响。

Description

一种同步时钟反馈电路
技术领域
本发明涉及时钟电路技术领域，尤其涉及一种同步时钟反馈电路。
背景技术
频率稳定度是频率源设计的一个关键技术指标。频率源的频率稳定度直接影响雷达接收机的解调。而频率源的频率稳定度由参考晶振决定。因此如何实现高频率稳定度是频率源设计中的一个热门研究课题。
目前，为了实现高频率稳定度，如图1所示，现有的实现高频率稳定度的时钟电路是将一个频率稳定度高的原子钟锁定内部的具有较高短期稳定度的晶体振荡器。
现有的实现高频率稳定度的时钟电路虽然在技术指标上可以满足系统要求，但原子钟的成本高、体积大、模块重等因素给雷达系统的工程实现造成困难，很难满足机载雷达系统的要求。
发明内容
本发明针对上述现有技术的不足，提供了一种同步时钟反馈电路，包括控制模块、基准电压模块、电位器模块和晶振模块；其中，
所述控制模块，其与所述晶振模块连接，该控制模块在所述晶振模块需要校准时还与外部原子钟连接，用于同时采集所述外部原子钟的校准时钟信号和所述晶振模块的晶振时钟信号，对所述校准时钟信号和晶振时钟信号的频率进行比对，并在所述校准时钟信号和晶振时钟信号的频率不同的情况下输出数字控制信号，直至所述校准时钟信号和晶振时钟信号的频率相同；
所述电位器模块，其与所述基准电压模块、控制模块和晶振模块连接，用于根据所述控制模块输出的数字控制信号调节阻值，以调节所述基准电压模块输出的模拟基准电压，并将调节后的模拟基准电压反馈给所述晶振模块，从而实现所述晶振模块的频率稳定度校准。
在一个实施例中，所述控制模块，其在所述晶振模块无需校准时不与所述外部原子钟连接并停止工作；所述晶振模块，其在无需校准时用于对外提供晶振时钟信号。
在一个实施例中，所述晶振模块输出的晶振时钟信号作为所述控制模块的工作时钟。
在一个实施例中，所述控制模块包括：
第一采集单元，其用于在所述晶振模块需要校准时采集所述晶振模块的晶振时钟信号的上升沿；
第一寄存器单元，其与所述第一采集单元相连，用于在该第一采集单元每采集到一个上升沿时使该上升沿个数自增1；
第二采集单元，其与所述第一采集单元同步工作，用于采集所述外部原子钟的校准时钟信号的上升沿；
第二寄存器单元，其与所述第二采集单元相连，用于在该第二采集单元每采集到一个上升沿时使该上升沿个数自增1；
计数比对单元，其与所述第一寄存器单元和第二寄存器单元相连，在计数预设时间后对所述第一寄存器和第二寄存器记录的上升沿个数进行比对；
控制单元，其与所述计数对比单元相连，用于在所述第一寄存器记录的上升沿个数大于第二寄存器记录的上升沿个数时，向所述电位器模块输出用于调节所述电位器模块的阻值以降低所述晶振模块的频率的数字控制信号；在所述第一寄存器记录的上升沿个数小于第二寄存器记录的上升沿个数时，向所述电位器模块输出用于调节所述电位器模块的阻值以提高所述晶振模块的频率的数字控制信号，直至所述第一寄存器记录的上升沿个数等于第二寄存器记录的上升沿个数。
在一个实施例中，所述控制模块还包括：计数使能单元，其用于在所述第一采集单元开始采集到第一个上升沿时，触发所述第一寄存器单元和第二寄存器单元开始计算上升沿个数并在预设时间后停止计算上升沿个数。
在一个实施例中，所述控制模块为FPGA。
在一个实施例中，所述预设时间为1秒。
在一个实施例中，所述电位器模块为数字电位器。
在一个实施例中，所述基准电压模块为基准电压源。
在一个实施例中，所述晶振模块为恒温晶振。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
1)本发明的同步时钟反馈电路只有在需要校准恒温晶振的情况下才需要使用外部原子钟，也即，将原子钟放在同步时钟反馈电路的外部，恒温晶振正常工作时不需要用到原子钟，可以在实现高频率稳定度的同时避免原子钟成本高、体积大、重量重对机载雷达系统的影响。
2)采用本发明的同步时钟反馈电路，可通过外部原子钟校准恒温晶振的频率稳定度，避免了晶振老化对机载雷达系统使用的影响，使整个机载雷达系统保持同步。
3)采用本发明的同步时钟反馈电路，通过外部原子钟校准恒温晶振，频率稳定度可达E-12，实现了高频率稳定度。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1为现有的实现高频率稳定度的时钟电路示意图；
图2为本发明实施例一的同步时钟反馈电路的模块组成示意图；
图3为校准反馈工作时序示意图；
图4为本发明实施例二的同步时钟反馈电路示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
图2为本发明实施例一的同步时钟反馈电路的模块组成示意图。如图2所示，该同步时钟反馈电路包括控制模块10、基准电压模块20、电位器模块30和晶振模块40。其中，控制模块10与晶振模块40连接，电位器模块30与基准电压模块20、控制模块10和晶振模块40连接。
如图2所示，在晶振模块40需要校准时，控制模块10连接外部原子钟50。在晶振模块40无需校准时，控制模块10不连接外部原子钟并停止工作，仅晶振模块40对外提供晶振时钟信号。本实施例的同步时钟反馈电路只有在需要校准恒温晶振的情况下才需要使用外部原子钟，也即，将原子钟放在同步时钟反馈电路的外部，恒温晶振正常工作时不需要用到原子钟，可以在实现高频率稳定度的同时避免原子钟成本高、体积大、重量重对机载雷达系统的影响。
在晶振模块40需要校准时，控制模块10同时采集外部原子钟50的校准时钟信号和晶振模块40的晶振时钟信号，对校准时钟信号和晶振时钟信号的频率进行比对，并在校准时钟信号和晶振时钟信号的频率不同的情况下输出数字控制信号。电位器模块30根据控制模块10输出的数字控制信号调节阻值，以调节基准电压模块20输出的模拟基准电压，并将调节后的模拟基准电压反馈给晶振模块40，从而调节晶振模块40的频率。该同步时钟反馈电路形成恒温晶振的反馈环路，直至校准时钟信号和晶振时钟信号的频率相同，从而实现晶振模块40的频率稳定度校准。
具体地，控制模块10包括第一采集单元101、第一寄存器单元102、第二采集单元103、第二寄存器单元104、计数比对单元105和控制单元106。控制模块10还可以包括计数使能单元107。其中，第一寄存器单元102与第一采集单元101相连，第二寄存器单元104与第二采集单元103相连，计数比对单元105与第一寄存器单元102和第二寄存器单元104相连，控制单元106与计数比对单元105相连，计数使能单元107与第一采集单元101、第一寄存器单元102和第二寄存器单元104相连。
如图3所示，以100MHz恒温晶振，100MHz原子钟为例，晶振模块40输出的晶振时钟信号作为控制模块10的工作时钟。第一采集单元101在晶振模块40需要校准时采集晶振模块40的晶振时钟信号的上升沿，同时，第二采集单元103采集外部原子钟50的校准时钟信号的上升沿。在第一采集单元101采集到第一个上升沿时计数使能单元107触发计数使能，计数使能信号上升为高电平。此时，第一寄存器单元102在第一采集单元101每采集到晶振时钟信号的一个上升沿时使该上升沿个数自增1，第二寄存器单元104在第二采集单元103每采集到校准时钟信号的一个上升沿时使该上升沿个数自增1。当第一寄存器单元102记录的上升沿个数达到E8(计数使能信号高电平持续时间大概1S时间)，计数比对单元105对第一寄存器单元102和第二寄存器单元104记录的上升沿个数进行比对。控制单元106在第一寄存器单元102记录的上升沿个数大于第二寄存器单元104记录的上升沿个数时，即晶振模块40的频率大于外部原子钟50的频率，向电位器模块30输出数字控制信号，以调节电位器模块30的阻值，从而降低晶振模块40的频率；在第一寄存器单元102记录的上升沿个数小于第二寄存器单元104记录的上升沿个数时，即晶振模块40的频率小于外部原子钟50的频率，向电位器模块30输出数字控制信号，以调节电位器模块30的阻值，从而提高晶振模块40的频率，直至第一寄存器单元102记录的上升沿个数等于第二寄存器单元104记录的上升沿个数。此时，校准过程完成，可以实现频率稳定度达到E-12，实现了高频率稳定度。并可根据使用情况，定期对晶振模块40进行校准，避免了晶振老化对机载雷达系统使用的影响，使整个机载雷达系统保持同步，节约了大量成本。
综上所述，本实施例的同步时钟反馈电路只有在需要校准恒温晶振的情况下才需要使用外部原子钟，也即，将原子钟放在同步时钟反馈电路的外部，恒温晶振正常工作时不需要用到原子钟，可以在实现高频率稳定度的同时避免原子钟成本高、体积大、重量重对机载雷达系统的影响。并且，定期校准恒温晶振避免了晶振老化对机载雷达系统使用的影响，使整个机载雷达系统保持同步。
实施例二
图4为本发明实施例二的同步时钟反馈电路示意图。如图4所示，该同步时钟反馈电路包括FPGA11、基准电压源21、数字电位器31和恒温晶振41。其中，FPGA11与恒温晶振41连接，数字电位器31与基准电压源21、FPGA11和恒温晶振41连接。
在恒温晶振41需要校准时，FPGA11连接外部原子钟50。在恒温晶振41无需校准时，FPGA11不连接外部原子钟并停止工作，仅恒温晶振41对外提供晶振时钟信号。本实施例的同步时钟反馈电路只有在需要校准恒温晶振的情况下才需要使用外部原子钟，也即，将原子钟放在同步时钟反馈电路的外部，恒温晶振正常工作时不需要用到原子钟，可以在实现高频率稳定度的同时避免原子钟成本高、体积大、重量重对机载雷达系统的影响。
在恒温晶振41需要校准时，FPGA11同时采集外部原子钟50的校准时钟信号和恒温晶振41的晶振时钟信号，对校准时钟信号和晶振时钟信号的频率进行比对，并在校准时钟信号和晶振时钟信号的频率不同的情况下输出数字控制信号。数字电位器31根据FPGA11输出的数字控制信号调节阻值，以调节基准电压源21输出的模拟基准电压，并将调节后的模拟基准电压反馈给恒温晶振41，从而调节恒温晶振41的频率。该同步时钟反馈电路形成恒温晶振的反馈环路，直至校准时钟信号和晶振时钟信号的频率相同，从而实现恒温晶振41的频率稳定度校准。
具体地，以100MHz恒温晶振，100MHz原子钟为例，恒温晶振41输出的晶振时钟信号作为FPGA11的工作时钟。在恒温晶振41需要校准时，FPGA11同时采集恒温晶振41的晶振时钟信号的上升沿和外部原子钟50的校准时钟信号的上升沿。在FPGA11采集到晶振时钟信号的第一个上升沿时触发计数使能，计数使能信号上升为高电平。此时，FPGA11中的第一寄存器在FPGA11每采集到晶振时钟信号的一个上升沿时使该上升沿个数自增1，FPGA11中的第二寄存器在FPGA11每采集到校准时钟信号的一个上升沿时使该上升沿个数自增1。当第一寄存器记录的上升沿个数达到E8(计数使能信号高电平持续时间大概1S时间)，对第一寄存器和第二寄存器记录的上升沿个数进行比对。在第一寄存器记录的上升沿个数大于第二寄存器记录的上升沿个数时，即恒温晶振41的频率大于外部原子钟50的频率，向数字电位器31输出数字控制信号，以调节数字电位器31的阻值，从而降低恒温晶振41的频率；在第一寄存器记录的上升沿个数小于第二寄存器记录的上升沿个数时，即恒温晶振41的频率小于外部原子钟50的频率，向数字电位器31输出数字控制信号，以调节数字电位器31的阻值，从而提高恒温晶振41的频率，直至第一寄存器记录的上升沿个数等于第二寄存器记录的上升沿个数。此时，校准过程完成，可以实现频率稳定度达到E-12，实现了高频率稳定度。并可根据使用情况，定期对恒温晶振41进行校准，避免了晶振老化对机载雷达系统使用的影响，使整个机载雷达系统保持同步，节约了大量成本。
综上所述，本实施例的同步时钟反馈电路只有在需要校准恒温晶振的情况下才需要使用外部原子钟，也即，将原子钟放在同步时钟反馈电路的外部，恒温晶振正常工作时不需要用到原子钟，可以在实现高频率稳定度的同时避免原子钟成本高、体积大、重量重对机载雷达系统的影响。并且，定期校准恒温晶振避免了晶振老化对机载雷达系统使用的影响，使整个机载雷达系统保持同步。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种同步时钟反馈电路，其特征在于，包括控制模块、基准电压模块、电位器模块和晶振模块；其中，
所述控制模块，其与所述晶振模块连接，该控制模块在所述晶振模块需要校准时还与外部原子钟连接，用于同时采集所述外部原子钟的校准时钟信号和所述晶振模块的晶振时钟信号，对所述校准时钟信号和晶振时钟信号的频率进行比对，并在所述校准时钟信号和晶振时钟信号的频率不同的情况下输出数字控制信号，直至所述校准时钟信号和晶振时钟信号的频率相同；
所述电位器模块，其与所述基准电压模块、控制模块和晶振模块连接，用于根据所述控制模块输出的数字控制信号调节阻值，以调节所述基准电压模块输出的模拟基准电压，并将调节后的模拟基准电压反馈给所述晶振模块，从而实现所述晶振模块的频率稳定度校准。
2.根据权利要求1所述的同步时钟反馈电路，其特征在于，
所述控制模块，其在所述晶振模块无需校准时不与所述外部原子钟连接并停止工作；
所述晶振模块，其在无需校准时用于对外提供晶振时钟信号。
3.根据权利要求1所述的同步时钟反馈电路，其特征在于，所述晶振模块输出的晶振时钟信号作为所述控制模块的工作时钟。
4.根据权利要求1所述的同步时钟反馈电路，其特征在于，所述控制模块包括：
第一采集单元，其用于在所述晶振模块需要校准时采集所述晶振模块的晶振时钟信号的上升沿；
第一寄存器单元，其与所述第一采集单元相连，用于在该第一采集单元每采集到一个上升沿时使该上升沿个数自增1；
第二采集单元，其与所述第一采集单元同步工作，用于采集所述外部原子钟的校准时钟信号的上升沿；
第二寄存器单元，其与所述第二采集单元相连，用于在该第二采集单元每采集到一个上升沿时使该上升沿个数自增1；
计数比对单元，其与所述第一寄存器单元和第二寄存器单元相连，在计数预设时间后对所述第一寄存器和第二寄存器记录的上升沿个数进行比对；
控制单元，其与所述计数对比单元相连，用于在所述第一寄存器记录的上升沿个数大于第二寄存器记录的上升沿个数时，向所述电位器模块输出用于调节所述电位器模块的阻值以降低所述晶振模块的频率的数字控制信号；在所述第一寄存器记录的上升沿个数小于第二寄存器记录的上升沿个数时，向所述电位器模块输出用于调节所述电位器模块的阻值以提高所述晶振模块的频率的数字控制信号，直至所述第一寄存器记录的上升沿个数等于第二寄存器记录的上升沿个数。
5.根据权利要求4所述的同步时钟反馈电路，其特征在于，所述控制模块还包括：
计数使能单元，其用于在所述第一采集单元开始采集到第一个上升沿时，触发所述第一寄存器单元和第二寄存器单元开始计算上升沿个数并在预设时间后停止计算上升沿个数。
6.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述控制模块为FPGA。
7.根据权利要求4或5所述的同步时钟反馈电路，其特征在于，所述预设时间为1秒。
8.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述电位器模块为数字电位器。
9.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述基准电压模块为基准电压源。
10.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述晶振模块为恒温晶振。
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