CN109474534B - 基于fpga的路由加速转发系统、路由器及转发方法 - Google Patents

Abstract

本发明提供了一种基于FPGA的路由加速转发系统，包括处理器、DMA模块、高速交换单元、MAC模块以及AXI LITE接口，所述处理器、所述DMA模块、所述高速交换单元以及所述MAC模块依次连接，所述AXI LITE接口串接于所述处理器和所述高速交换单元之间。本发明还提供了一种基于FPGA的路由加速转发方法。与相关技术相比，本发明具有如下优点：数据转发和路由查表全部都在FPGA内部由硬件实现；可适应太空所处的复杂空间环境，支持专用于间断性连接特征的容迟容断网络DTN协议栈；能够对数据消息进行高速处理与转发；实现了联通TCP/IP和DTN协议栈的跨协议网关功能；实现对于Internet网络数据包在非可靠DTN网络场景的缓存与交换。

Description

基于FPGA的路由加速转发系统、路由器及转发方法

【技术领域】

本发明涉及路由器技术领域，尤其涉及一种基于FPGA的路由加速转发系统、路由器及转发方法。

【背景技术】

现有的传统路由器一般是由主机加上相应的网络接口卡组成或采用专用的嵌入式系统，转发由CPU软件完成，转发的速度受CPU处理能力的限制，随着网络传输速度不断提高，依靠软件转发的路由逐渐成为传输瓶颈。

市面上也有专门针对包交换设计的硬件电路来完成IP数据包处理，速率比使用软件实现提高了很多，通过硬件实现的交换矩阵可以大大扩展路由端口的数量，相比软件转发提升了不少。

传统的路由器一般受CPU速率、总线吞吐量、高速下查找路由表慢等限制，目前市面上比较好的路由解决方案是交叉开关/交换式体系结构路由器，虽然省去了控制大量存储模块的复杂性和成本，但是数据交换带宽受限于中央交叉阵列和各模块的处理能力。并且大多数路由器都只支持TCP/IP协议栈，并不支持用于间断性连接特征的容迟网络DTN协议栈，满足不了复杂的通信环境。

【发明内容】

本发明的目的在于可解决星载路由数据转发速率问题。

本发明的技术方案如下：一种基于FPGA的路由加速转发系统，包括处理器、DMA模块、高速交换单元、MAC模块以及AXI LITE接口，所述处理器、所述DMA模块、所述高速交换单元以及所述MAC模块依次连接，所述AXI LITE接口串接于所述处理器和所述高速交换单元之间，其中：

所述MAC模块与外部的PHY芯片连接，用于接收网包，所述网包包括IP包和ARP包；

所述高速交换单元预设ARP表，用于接收所述MAC模块接收到的网包，判断所述网包是ARP包或者IP包，若是ARP包，则自动解析出所述ARP包内的IP地址和MAC地址，并更新ARP表，然后将所述ARP包上传给处理器；若是IP包，则会自动遍历路由表，如果发现所述IP包的IP地址有对应的路由转发规则，则会继续搜索ARP表确认是否可以查到发往该IP地址的下一跳目标MAC模块，若找到，则将IP包发往该目标MAC模块进行转发；若未发现该IP地址对应的路由转发规则或者未查到发往该IP地址的下一跳目标MAC模块，则将IP包上传给所述DMA模块并传送给所述处理器；

所述处理器用于通过所述AXI LITE接口对所述高速交换单元、所述MAC模块以及所述DMA模块进行配置和管理。

作为本发明的一种优选改进，所述处理器采用Linux操作系统。

作为本发明的一种优选改进，所述MAC模块通过RGMII接口与所述PHY芯片连接。

作为本发明的一种优选改进，所述DMA模块通过共享内存的方式与所述处理器进行数据交换。

作为本发明的一种优选改进，所述DMA模块的数量为四个，所述MAC模块的数量同样为四个，且四个所述DMA模块与四个所述MAC模块一一对应设置。

作为本发明的一种优选改进，所述高速交换单元包括四条通道，每条通道包括接收通路和发送通路，所述高速交换单元通过四条所述通道对四个所述DMA模块和四个所述MAC模块的数据流进行管理。

本发明还提供了一种路由器，包括所述的基于FPGA的路由加速转发系统。

本发明还提供了一种基于所述的基于FPGA的路由加速转发系统的路由加速转发方法，包括如下步骤：

S1、判断高速交换单元的工作模式，若是DTN模式，则执行步骤S2；若是非DTN模式，则执行步骤S3；

S2、MAC模块接收到的网包通过高速交换单元无条件发给与该MAC模块对应设置的DMA模块；DMA模块从处理器接收到的网包同样通过高速交换单元发给与该DMA模块对应设置的MAC模块，并由该MAC模块发送出去；

S3、高速交换单元从MAC模块接收到网包，判断该网包是ARP包还是IP包，若是ARP包则执行步骤S4，若是IP包则执行步骤S7；

S4、通过高速交换单元自动解析出网包内的IP地址和MAC地址；

S5、更新高速交换单元内的ARP表；

S6、将ARP包上传给处理器；

S7、自动遍历路由表，查询路由表中是否有与IP包的IP地址对应的路由转发规则，若有则执行步骤S8，若没有则执行步骤S10；

S8、继续查询ARP表是否有发往该IP地址的下一跳目标MAC模块，若有则执行步骤S9，若没有则执行步骤S10；

S9、将IP包发往目标MAC模块进行转发；

S10、将IP包上传给DMA模块并交给处理器。

与相关技术相比，本发明提供的一种基于FPGA的路由加速转发系统、路由器及转发方法具有如下优点：

1、数据传输采用FPGA全硬件的设计模式，数据转发和路由查表全部都在FPGA内部由硬件实现，拥有四个千兆级的自适应端口能力，用于网络节点之间的接入和数据交换功能；

2、可适应太空所处的复杂空间环境，支持专用于间断性连接特征的容迟容断网络DTN协议栈；

3、能够对数据消息进行高速处理与转发；

4、实现了联通TCP/IP和DTN协议栈的跨协议网关功能；

5、实现对于Internet网络数据包在非可靠DTN网络场景的缓存与交换。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1为本发明基于FPGA的路由加速转发系统的结构框架图；

图2为本发明基于FPGA的路由加速转发系统的硬件结构图；

图3为本发明基于FPGA的路由加速转发方法的流程图。

【具体实施方式】

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图，本发明实施例提供了一种基于FPGA的路由加速转发系统100，包括处理器1、DMA模块2、高速交换单元3、MAC模块4以及AXI LITE接口5，所述处理器1、所述DMA模块2、所述高速交换单元3以及所述MAC模块4依次连接，所述AXI LITE接口5串接于所述处理器1和所述高速交换单元3之间。

所述处理器1用于通过所述AXI LITE接口对所述高速交换单元、所述MAC模块以及所述DMA模块进行配置和管理。所述处理器1采用Linux操作系统，在网络操作系统上实现基础承载协议体栈，在本发明的优选实施方式中，所述处理器1兼容两种协议栈，即TCP/IP协议栈(IPv4/IPv6)和DTN协议栈。所述处理器1可实现路由发现与计算，实现准静态路由算法、内部网关动态路由算法以及CGR路由算法，实现与邻近的路由器交换可达性信息，并存入路由表。当网络拓扑结构变化时，及时通知邻近路由器，更改路由表，使得路由表中的信息与实际网络拓扑结构一致。

所述路由表用于计算最短路由，产生转发引擎所需的转发表，其计算复杂度与网络的拓扑结构密切相关，与路由器转发的数据无关。

所述DMA模块2通过共享内存的方式与所述处理器1进行数据交换。在本发明的具体实施例中，所述DMA模块2的数量为四个。

所述MAC模块4与外部的PHY芯片(未图示)连接，用于接收网包，所述网包包括IP包和ARP包，具体的，所述MAC模块4通过RGMII接口与外部的PHY芯片连接。在本发明的具体实施例中，所述MAC模块4的数量为四个，且四个所述DMA模块2与四个所述MAC模块4一一对应设置。

在本发明的具体实施方式中，所述DMA模块2和MAC模块4都是由美国加利福尼亚圣何塞市的Xilinx(赛灵思)公司提供的标准IP，其中所述MAC模块是AXI EthernetSubsystem(AXI以太网子系统)，相应的驱动程序由Xilinx(赛灵思)公司提供。

所述高速交换单元3包括四条通道，每条通道包括接收通路和发送通路，所述高速交换单元3通过四条所述通道对四个所述DMA模块2和四个所述MAC模块4的数据流进行管理。

所述高速交换单元3预设ARP表，用于接收所述MAC模块4接收到的网包，判断所述网包是ARP包或者IP包，若是ARP包，则自动解析出所述ARP包内的IP地址和MAC地址，并更新ARP表，然后将所述ARP包上传给所述处理器1；若是IP包，则会自动遍历路由表，如果发现所述IP包的IP地址有对应的路由转发规则，则会继续搜索ARP表确认是否可以查到发往该IP地址的下一跳目标MAC模块，若找到，则将IP包发往该目标MAC模块进行转发；若未发现该IP地址对应的路由转发规则或者未查到发往该IP地址的下一跳目标MAC模块，则将IP包上传给所述DMA模块2并传送给所述处理器1。

为了对本发明提供的所述高速交换单元3的工作原理进行具体说明，现以所述高速交换单元3与两个所述DMA模块2和两个所述MAC模块4的连接结构为例。

请结合图2所示，所述DMA模块2包括第一DMA模块21和第二DMA模块22，所述MAC模块4包括第一MAC模块41和第二MAC模块42，相应的，所述高速交换单元3包括第一通道和第二通道，其中，所述第一通道包括第一接收通路311和第一发送通路312；所述第二通道包括第二接收通路321和第二发送通路322。所述高速交换单元3还包括与所述第一通道匹配的第一数据选择器33和与所述第二通道匹配的第二数据选择器34。

所述第一DMA模块21和所述第二DMA模块22均通过所述共享存储器6与所述处理器1连接。所述第一MAC模块41和所述第二MAC模块41分别与两个外部的PHY芯片连接。

当所述高速交换单元3工作在DTN模式时，所有从所述第一MAC模块41收到的网包都会被所述第一通道中的所述第一接收通路311无条件发送给所述第一DMA模块21，而从所述第二MAC模块42收到的网包都会被所述第二通道中的所述第二接收通路321无条件发送给所述第二DMA模块22，以此类推。如果所述处理器1此时通过所述DMA模块2发送网包出去，则所述高速交换单元中的所述第一发送通路312会将从所述第一DMA模块21接收到的网包经由所述第一MAC模块41发送出去，所述第二DMA模块22接收到的网包也会被所述第二发送通路322从所述第二MAC模块42发送出去，以此类推。

而当所述高速交换单元3工作在非DTN模式时，所述第一接收通路311从所述第一MAC模块41接收到数据后，会首先对共享的路由表中的转发规则进行查询，如果查询到匹配的路由转发规则，则会继续查询ARP表以获得该网包的目标IP对应的转发MAC地址，如果查到该MAC地址存在，则会将该网包通过所述第二数据选择器34发送给所述第二发送通路322，当所述第二发送通路322处于空闲状态时，就会立刻将该网包通过所述第二MAC模块42发送出去，由此实现无需ARM软件驱动程序干预的自动网包转发功能。

同样的道理，如果所述第二接收通路321从所述第二MAC模块42接收到了网包，也会对同一个路由表进行查询，如果查询到转发规则则继续查询ARP表，如果有命中的MAC地址，则将该网包转发给对应的数据选择器，然后对应的发送通路发现数据选择器中有转发请求时则会自动响应，将该网包从自己管理的MAC模块发送出去。

本发明还提供了一种路由器(未图示)，该路由器包括所述基于FPGA的路由加速转发系统100，当然的，所述路由器还具有外壳，所述基于FPGA的路由加速转发系统100所包括的所述处理器1、所述DMA模块2、所述高速交换单元3以及所述MAC模块4均可安装固定于所述外壳。

由于本发明提供的所述路由器包括所述基于FPGA的路由加速转发系统100，因此，所述路由器可具有两种工作状态，即Internet网络状态和DTN网络状态。所述路由器可以工作在网络体系结构的各个层次，根据使用场景不同，可以分别作为双协议栈路由器和跨协议栈网关使用。

当所述路由器工作在Internet网络状态时，所述处理器1实现IP协议栈的路由功能，进行路由发现、路由建立、路由表分发的工作。所述高速交换单元实现数据包的高速交换功能，通过对于到达的数据包进行目标地址查询，进行快速的出口端口选择和转发。

当所述路由器工作在DTN网络状态时，所述处理器1实现DTN协议栈(主要是BP和LTP协议)的实现，负责在链路层以上的数据包解析、处理。所述高速交换单元3实现接口控制、数据帧的收发和解析，并与所述处理器1之间实现网络层的数据交换。

再结合图3所示，本发明还提供了一种基于所述的基于FPGA的路由加速转发系统的路由加速转发方法，包括如下步骤：

S1、判断高速交换单元的工作模式，若是DTN模式，则执行步骤S2；若是非DTN模式，则执行步骤S3；

S2、MAC模块接收到的网包通过高速交换单元无条件发给与该MAC模块对应设置的DMA模块；DMA模块从处理器接收到的网包同样通过高速交换单元发给与该DMA模块对应设置的MAC模块，并由该MAC模块发送出去；

S3、高速交换单元从MAC模块接收到网包，判断该网包是ARP包还是IP包，若是ARP包则执行步骤S4，若是IP包则执行步骤S7；

S4、通过高速交换单元自动解析出网包内的IP地址和MAC地址；

S5、更新高速交换单元内的ARP表；

S6、将ARP包上传给处理器；

S7、自动遍历路由表，查询路由表中是否有与IP包的IP地址对应的路由转发规则，若有则执行步骤S8，若没有则执行步骤S10；

S8、继续查询ARP表是否有发往该IP地址的下一跳目标MAC模块，若有则执行步骤S9，若没有则执行步骤S10；

S9、将IP包发往目标MAC模块进行转发；

S10、将IP包上传给DMA模块并交给处理器。

与相关技术相比，本发明提供的一种基于FPGA的路由加速转发系统、路由器及转发方法具有如下优点：

1、数据传输采用FPGA全硬件的设计模式，数据转发和路由查表全部都在FPGA内部由硬件实现，拥有四个千兆级的自适应端口能力，用于网络节点之间的接入和数据交换功能；

2、可适应太空所处的复杂空间环境，支持专用于间断性连接特征的容迟容断网络DTN协议栈；

3、能够对数据消息进行高速处理与转发；

4、实现了联通TCP/IP和DTN协议栈的跨协议网关功能；

5、实现对于Internet网络数据包在非可靠DTN网络场景的缓存与交换。

以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (8)

1.一种基于FPGA的路由加速转发系统，其特征在于，包括处理器、DMA模块、高速交换单元、MAC模块以及AXI LITE接口，所述处理器、所述DMA模块、所述高速交换单元以及所述MAC模块依次连接，所述AXI LITE接口串接于所述处理器和所述高速交换单元之间，其中：

所述MAC模块与外部的PHY芯片连接，用于接收网包，所述网包包括IP包和ARP包；

所述高速交换单元预设ARP表，用于接收所述MAC模块接收到的网包，判断所述网包是ARP包或者IP包，若是ARP包，则自动解析出所述ARP包内的IP地址和MAC地址，并更新ARP表，然后将所述ARP包上传给处理器；若是IP包，则会自动遍历路由表，如果发现所述IP包的IP地址有对应的路由转发规则，则会继续搜索ARP表确认是否可以查到发往该IP地址的下一跳目标MAC模块，若找到，则将IP包发往该目标MAC模块进行转发；若未发现该IP地址对应的路由转发规则或者未查到发往该IP地址的下一跳目标MAC模块，则将IP包上传给所述DMA模块并传送给所述处理器；

所述处理器用于通过所述AXI LITE接口对所述高速交换单元、所述MAC模块以及所述DMA模块进行配置和管理；

所述DMA模块包括第一DMA模块和第二DMA模块，所述MAC模块包括第一MAC模块和第二MAC模块；所述高速交换单元包括第一通道和第二通道，其中，所述第一通道包括第一接收通路和第一发送通路；所述第二通道包括第二接收通路和第二发送通路；所述高速交换单元还包括与所述第一通道匹配的第一数据选择器和与所述第二通道匹配的第二数据选择器；

所述第一DMA模块和所述第二DMA模块均通过一共享存储器与所述处理器连接；所述第一MAC模块和所述第二MAC模块分别与两个外部的所述PHY芯片连接。

2.根据权利要求1所述的基于FPGA的路由加速转发系统，其特征在于，所述处理器采用Linux操作系统。

3.根据权利要求1所述的基于FPGA的路由加速转发系统，其特征在于，所述MAC模块通过RGMII接口与所述PHY芯片连接。

4.根据权利要求1所述的基于FPGA的路由加速转发系统，其特征在于，所述DMA模块通过共享内存的方式与所述处理器进行数据交换。

5.根据权利要求1所述的基于FPGA的路由加速转发系统，其特征在于，所述DMA模块的数量为四个，所述MAC模块的数量同样为四个，且四个所述DMA模块与四个所述MAC模块一一对应设置。

6.根据权利要求5所述的基于FPGA的路由加速转发系统，其特征在于，所述高速交换单元包括四条通道，每条通道包括接收通路和发送通路，所述高速交换单元通过四条所述通道对四个所述DMA模块和四个所述MAC模块的数据流进行管理。

7.一种路由器，其特征在于，包括如权利要求1-6任意一项所述的基于FPGA的路由加速转发系统。

8.一种基于权利要求1所述的基于FPGA的路由加速转发系统的路由加速转发方法，其特征在于，包括如下步骤：

S1、判断高速交换单元的工作模式，若是DTN模式，则执行步骤S2；若是非DTN模式，则执行步骤S3；

S2、MAC模块接收到的网包通过高速交换单元无条件发给与该MAC模块对应设置的DMA模块；DMA模块从处理器接收到的网包同样通过高速交换单元发给与该DMA模块对应设置的MAC模块，并由该MAC模块发送出去；

S3、高速交换单元从MAC模块接收到网包，判断该网包是ARP包还是IP包，若是ARP包则执行步骤S4，若是IP包则执行步骤S7；

S4、通过高速交换单元自动解析出网包内的IP地址和MAC地址；

S5、更新高速交换单元内的ARP表；

S6、将ARP包上传给处理器；

S7、自动遍历路由表，查询路由表中是否有与IP包的IP地址对应的路由转发规则，若有则执行步骤S8，若没有则执行步骤S10；

S8、继续查询ARP表是否有发往该IP地址的下一跳目标MAC模块，若有则执行步骤S9，若没有则执行步骤S10；

S9、将IP包发往目标MAC模块进行转发；

S10、将IP包上传给DMA模块并交给处理器。

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