CN109378254A - 继电器驱动电路 - Google Patents

Abstract

本发明公开了一种继电器驱动电路。继电器驱动电路包括第一电阻、第一PMOS管、第二PMOS管、第一NPN管、第二NPN管、第二电阻、第三PMOS管、第一NMOS管、第二NMOS管、第四PMOS管和继电器KA。利用本发明提供的继电器驱动电路可以充分利用三极管的特性去驱动继电器，电路结构简单，成本低。

Description

继电器驱动电路

技术领域

本发明涉及电子技术领域，尤其涉及到继电器驱动电路。

背景技术

现有技术的继电器驱动电路控制过于复杂，为了简化电路并利用三极管的PN结特性进行设计，设计了一种继电器驱动电路。

发明内容

本发明旨在解决现有技术的不足，提供一种继电器驱动电路。

继电器驱动电路，包括第一电阻、第一PMOS管、第二PMOS管、第一NPN管、第二NPN管、第二电阻、第三PMOS管、第一NMOS管、第二NMOS管、第四PMOS管和继电器KA：

所述第一电阻的一端接电源电压VCC，另一端接所述第一PMOS管的漏极和所述第一NPN管的基极和集电极和所述第二NPN管的基极；所述第一PMOS管的栅极接所述第二PMOS管的栅极和漏极和所述第二NPN管的集电极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，漏极接所述第一电阻的一端和所述第一NPN管的基极和集电极和所述第二NPN管的基极，源极接电源电压VCC；所述第二PMOS管的栅极和漏极接在一起再接所述第一PMOS管的栅极和所述第二NPN管的集电极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，源极接电源电压VCC；所述第一NPN管的基极和集电极接在一起再接所述第一电阻的一端和所述第一PMOS管的漏极和所述第二NPN管的基极，发射极接地；所述第二NPN管的基极接所述第一电阻的一端和所述第一PMOS管的漏极和所述第一NPN管的基极和集电极，集电极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，发射极接第二电阻的一端；所述第二电阻的一端接所述第二NPN管的发射极，另一端接地；所述第三PMOS管的栅极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极和所述第二NPN管的集电极和所述第四PMOS管的栅极，漏极接所述第一NMOS管的栅极和漏极和所述第二NMOS管的栅极，源极接电源电压VCC；所述第一NMOS管的栅极和漏极接在一起再接所述第三PMOS管的漏极和所述第二NMOS管的栅极，源极接地；所述第二NMOS管的栅极接所述第三PMOS管的漏极和所述第一NMOS管的栅极和漏极，漏极接所述继电器KA的线圈部分的一端，源极接地；所述第四PMOS管的栅极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极和所述第二NPN管的集电极和所述第三PMOS管的栅极，漏极接所述继电器KA的线圈部分的一端，源极接电源电压VCC；所述继电器KA的线圈部分的一端接所述第四PMOS管的漏极，另一端接所述第二NMOS管的漏极。

上电后，通过所述第一电阻和所述第一NPN管产生启动电流，通过所述第一NPN管镜像给所述第二NPN管，再通过所述第二PMOS管和所述第一PMOS管反馈到由所述第一NPN管、所述第二NPN管和所述第二电阻构成的核心电路，达到平衡；所述第二电阻上产生的电流等于所述第一NPN管的BE结电压除以所述第二电阻的电阻值，该电流通过所述第二PMOS管镜像给所述第三PMOS管和所述第四PMOS管，再通过所述第一NMOS管镜像给所述第二NMOS管驱动所述继电器KA的线圈部分。

附图说明

图1为本发明的继电器驱动电路的电路图。

具体实施方式

以下结合附图对本发明内容进一步说明。

继电器驱动电路，如图1所示，包括第一电阻101、第一PMOS管102、第二PMOS管103、第一NPN管104、第二NPN管105、第二电阻106、第三PMOS管107、第一NMOS管108、第二NMOS管109、第四PMOS管110和继电器KA：

所述第一电阻101的一端接电源电压VCC，另一端接所述第一PMOS管102的漏极和所述第一NPN管104的基极和集电极和所述第二NPN管105的基极；所述第一PMOS管102的栅极接所述第二PMOS管103的栅极和漏极和所述第二NPN管105的集电极和所述第三PMOS管107的栅极和所述第四PMOS管110的栅极，漏极接所述第一电阻101的一端和所述第一NPN管104的基极和集电极和所述第二NPN管105的基极，源极接电源电压VCC；所述第二PMOS管103的栅极和漏极接在一起再接所述第一PMOS管102的栅极和所述第二NPN管105的集电极和所述第三PMOS管107的栅极和所述第四PMOS管110的栅极，源极接电源电压VCC；所述第一NPN管104的基极和集电极接在一起再接所述第一电阻101的一端和所述第一PMOS管102的漏极和所述第二NPN管105的基极，发射极接地；所述第二NPN管105的基极接所述第一电阻101的一端和所述第一PMOS管102的漏极和所述第一NPN管104的基极和集电极，集电极接所述第一PMOS管102的栅极和所述第二PMOS管103的栅极和漏极和所述第三PMOS管107的栅极和所述第四PMOS管110的栅极，发射极接第二电阻106的一端；所述第二电阻106的一端接所述第二NPN管105的发射极，另一端接地；所述第三PMOS管107的栅极接所述第一PMOS管102的栅极和所述第二PMOS管103的栅极和漏极和所述第二NPN管105的集电极和所述第四PMOS管110的栅极，漏极接所述第一NMOS管108的栅极和漏极和所述第二NMOS管109的栅极，源极接电源电压VCC；所述第一NMOS管108的栅极和漏极接在一起再接所述第三PMOS管107的漏极和所述第二NMOS管109的栅极，源极接地；所述第二NMOS管109的栅极接所述第三PMOS管107的漏极和所述第一NMOS管108的栅极和漏极，漏极接所述继电器KA的线圈部分的一端，源极接地；所述第四PMOS管110的栅极接所述第一PMOS管102的栅极和所述第二PMOS管103的栅极和漏极和所述第二NPN管105的集电极和所述第三PMOS管107的栅极，漏极接所述继电器KA的线圈部分的一端，源极接电源电压VCC；所述继电器KA的线圈部分的一端接所述第四PMOS管110的漏极，另一端接所述第二NMOS管109的漏极。

上电后，通过所述第一电阻101和所述第一NPN管104产生启动电流，通过所述第一NPN管104镜像给所述第二NPN管105，再通过所述第二PMOS管103和所述第一PMOS管102反馈到由所述第一NPN管104、所述第二NPN管105和所述第二电阻106构成的核心电路，达到平衡；所述第二电阻106上产生的电流等于所述第一NPN管104的BE结电压除以所述第二电阻106的电阻值，该电流通过所述第二PMOS管103镜像给所述第三PMOS管107和所述第四PMOS管110，再通过所述第一NMOS管108镜像给所述第二NMOS管109驱动所述继电器KA的线圈部分。

对上述所提供的实施方式的说明，仅是本发明的优选实施方式的说明，对本技术领域的技术人员来说能够根据以上说明进行实现或使用本发明。应当指出，对于本技术领域的技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，任何不超出本发明实质精神范围内的发明创造，应视为本发明的保护范围。

Claims (1)

1.继电器驱动电路，其特征在于：包括第一电阻、第一PMOS管、第二PMOS管、第一NPN

管、第二NPN管、第二电阻、第三PMOS管、第一NMOS管、第二NMOS管、第四PMOS管和继电器KA；

所述第一电阻的一端接电源电压VCC，另一端接所述第一PMOS管的漏极和所述第一NPN管的基极和集电极和所述第二NPN管的基极；所述第一PMOS管的栅极接所述第二PMOS管的栅极和漏极和所述第二NPN管的集电极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，漏极接所述第一电阻的一端和所述第一NPN管的基极和集电极和所述第二NPN管的基极，源极接电源电压VCC；所述第二PMOS管的栅极和漏极接在一起再接所述第一PMOS管的栅极和所述第二NPN管的集电极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，源极接电源电压VCC；所述第一NPN管的基极和集电极接在一起再接所述第一电阻的一端和所述第一PMOS管的漏极和所述第二NPN管的基极，发射极接地；所述第二NPN管的基极接所述第一电阻的一端和所述第一PMOS管的漏极和所述第一NPN管的基极和集电极，集电极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，发射极接第二电阻的一端；所述第二电阻的一端接所述第二NPN管的发射极，另一端接地；所述第三PMOS管的栅极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极和所述第二NPN管的集电极和所述第四PMOS管的栅极，漏极接所述第一NMOS管的栅极和漏极和所述第二NMOS管的栅极，源极接电源电压VCC；所述第一NMOS管的栅极和漏极接在一起再接所述第三PMOS管的漏极和所述第二NMOS管的栅极，源极接地；所述第二NMOS管的栅极接所述第三PMOS管的漏极和所述第一NMOS管的栅极和漏极，漏极接所述继电器KA的线圈部分的一端，源极接地；所述第四PMOS管的栅极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极和所述第二NPN管的集电极和所述第三PMOS管的栅极，漏极接所述继电器KA的线圈部分的一端，源极接电源电压VCC；所述继电器KA的线圈部分的一端接所述第四PMOS管的漏极，另一端接所述第二NMOS管的漏极。