CN109308228A - 存储器系统和存储器模块的操作方法以及存储器控制器 - Google Patents

存储器系统和存储器模块的操作方法以及存储器控制器 Download PDF

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Abstract

本发明可提供一种存储器模块、一种校正存储器模块的错误的方法和一种存储器系统。所述存储器系统包括多个存储器芯片和存储关于所述多个存储器芯片的DQ组管理信息的存储器控制器。存储器控制器可包括：错误校正码(ECC)引擎，其连接至所述多个存储器芯片中的每一个的DQ接触点，ECC引擎被构造为关于被发送至DQ接触点的数据执行数据校正算法；以及DQ组管理器，其被构造为将DQ接触点分组为对应于校正数据宽度的DQ组，并且存储用于管理DQ组的DQ组管理信息。

Description

存储器系统和存储器模块的操作方法以及存储器控制器
相关申请的交叉引用
本申请要求于2017年7月27日在韩国知识产权局提交的韩国专利申请No.10-2017-0095715的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及存储器系统，更具体地说，涉及校正存储器模块的数据的设备和/或方法。
背景技术
随着技术的发展，半导体存储器装置的容量和速度正在增加。作为半导体存储器装置的一个示例，易失性存储器装置是这样一种存储器装置，其通过存储在电容器中的电荷来确定数据，并在其电源中断时丢失存储在其中的数据。
随着半导体存储器装置的操作速度增加，数据中更容易出现错误。为了减少或防止由于错误发生的增加而导致性能的下降，已经提出了各种校正错误的措施。
发明内容
本发明构思提供了对存储器芯片的DQ接触点进行DQ分组并且在存储器模块和/或存储器系统中实现数据校正算法的设备和/或方法。
根据示例实施例，一种存储器系统可包括：多个存储器芯片；以及存储器控制器，其被构造为存储关于所述多个存储器芯片的DQ组管理信息。所述存储器控制器可包括：错误校正码(ECC)引擎，其连接至所述多个存储器芯片中的每一个的DQ接触点，所述ECC引擎被构造为关于被发送至DQ接触点的数据执行数据校正算法；以及DQ组管理器，其被构造为将DQ接触点分组为对应于校正数据宽度的DQ组，并且存储用于管理DQ组的DQ组管理信息。
根据示例实施例，一种校正存储器系统的存储器模块中的错误的方法可包括以下步骤：将存储器模块的存储器芯片的DQ接触点分组为对应于校正数据宽度的DQ组；存储用于管理DQ组的DQ组管理信息；以及通过校正数据宽度对存储器模块执行数据校正。
根据示例实施例，一种存储器模块可包括：多个存储器芯片，它们各自包括被分组为对应于校正数据宽度的至少一个DQ组的DQ接触点；以及串行存在检测(SPD)芯片，其被构造为存储关于所述多个存储器芯片的DQ分组信息。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解本发明构思的示例实施例，其中：
图1是示出根据本发明构思的示例实施例的存储器系统的示图；
图2是示出根据本发明构思的示例实施例的存储器模块的突发操作的示图；
图3是示出根据本发明构思的示例实施例的执行了错误校正算法的数据结构的示图；
图4是根据本发明构思的示例实施例的执行错误校正算法的方法的流程图；
图5A至图5C是示出根据本发明构思的示例实施例的被DQ分组的DRAM芯片的图；
图6是示出根据本发明构思的示例实施例的存储器模块的示图；
图7是示出根据本发明构思的示例实施例的DQ组管理器的示图；
图8是示出根据本发明构思的示例实施例的对图6的存储器模块执行错误校正算法的数据结构的示图；
图9是示出根据本发明构思的示例实施例的存储器模块的示图；
图10是示出根据本发明构思的示例实施例的对图9的存储器模块执行错误校正算法的数据结构的示图；
图11是示出根据本发明构思的示例实施例的存储器模块的示图；
图12是示出根据本发明构思的示例实施例的对图11的存储器模块执行错误校正算法的数据结构的示图；
图13是示出根据本发明构思的示例实施例的存储器模块的示图；
图14是示出根据本发明构思的示例实施例的存储器模块的示图；
图15是示出根据本发明构思的示例实施例的DQ组管理器的示图；
图16是示出根据本发明构思的示例实施例的存储器模块的示图；
图17是示出根据本发明构思的示例实施例的存储器系统的示图；
图18是示出当存储器模块的存储器芯片被DQ分组时存储器控制器执行错误校正功能的流程图；以及
图19是示出根据本发明构思的示例实施例的数据处理系统的框图。
具体实施方式
图1是示出根据本发明构思的示例实施例的存储器系统10的示图。
存储器系统10可包括存储器模块200和存储器控制器400。存储器模块200和存储器控制器400可通过总线300交换各种信号，例如，DQ、DQS和CLK。存储器系统10可仅包括一个存储器模块200或者可包括多个存储器模块。存储器系统10可被包括在需要存储器的各种电子装置中，诸如服务器、台式PC、笔记本PC、智能电话、平板PC、打印机、扫描仪、监视器、数码相机、数字音乐播放器、数字媒体记录仪和便携式游戏机。然而，本发明构思不限于此。
存储器模块200可暂时存储将由处理器处理的数据或者已由处理器处理的数据。存储器模块200可用作计算系统中的操作存储器、工作存储器和/或缓冲存储器。存储器模块200可包括多个存储器区块(rank)(例如，第一存储器区块240和第二存储器区块260)和串行存在检测(SPD)芯片220。存储器模块200可包括(但不限于)两个存储器区块，如图1所示。在一些示例实施例中，存储器模块200可包括单个存储器区块或者三个或更多个存储器区块。可将存储器模块200实现为单列直插式存储器模块(SIMM)、双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)、无缓冲DIMM(UDIMM)、全缓冲DIMM(FBDIMM)、区块缓冲(rank-buffered)DIMM(RBDIMM)、迷你DIMM或微DIMM。在服务器中，可将存储器模块200实现为寄存DIMM(RDIMM)或负载减轻DIMM(LRDIMM)。
第一存储器区块240和第二存储器区块260可分别包括多个存储器芯片242_1至242_k和多个存储器芯片262_1至262_n(k和n是自然数)。为了方便解释，用对第一存储器区块240的描述来代替对第一存储器区块240和第二存储器区块260的描述。第一存储器区块240可包括k个存储器芯片242_1至242_k，其中k是自然数。存储器芯片242_1至242_k中的每一个可为易失性存储器(例如，动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)、低功率双倍数据速率SDRAM(LPDDR SDRAM)、图形双倍数据速率SDRAM(GDDR SDRAM)、Rambus DRAM(RDRAM)或静态RAM(SRAM))或者非易失性存储器(例如，相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)或者闪速存储器)。存储器芯片242_1至242_k中的每一个可对应于符合各种标准(诸如DDR、DDR2、DDR3、DDR4和DDR5)的DRAM芯片。
下面，将假设存储器芯片242_1至242_k中的每一个为DRAM芯片来进行描述。然而，存储器芯片242_1至242_k不限于此，而是可为任何各种其它类型的芯片。
SPD芯片220可存储关于存储器模块200的特征的信息。SPD芯片220可存储关于存储器模块200的信息，例如，存储器模块200的模块类型、操作环境、线路布置、模块配置和/或存储容量。SPD芯片220可包括可编程只读存储器(例如，电可擦除可编程只读存储器(EEPROM))。SPD芯片220可存储关于包括在存储器模块200中的存储器芯片242_1至242_k和262_1至262_n是否被DQ分组的DQ分组信息DQG_INFO。在存储器模块200的错误校正模式中，SPD芯片220可将DQ分组信息DQG_INFO提供至存储器控制器400，以使得存储器控制器400可基于DQ分组信息DQG_INFO访问存储器模块200。下面将提供DQ组的详细描述。
总线300可包括各种总线，例如，控制总线、命令/地址总线和/或数据总线。存储器控制器400可经总线300向存储器模块200发送并从存储器模块200接收命令/地址信号C/A、时钟信号CLK、控制信号CTRL、数据DQ和/或数据选通信号DQS。存储器控制器400可控制从存储器模块200读数据DQ和将数据DQ写至存储器模块200。存储器控制器400可将命令/地址信号C/A和控制信号CTRL提供至存储器模块200，并且在根据命令/地址信号C/A配置的写模式或读模式下，基于控制信号CTRL控制将数据DQ发送至存储器芯片和从存储器芯片接收数据DQ(例如，将数据DQ发送至所述多个存储器芯片242_1至242_k和262_1至262_n和从其接收数据)。此外，存储器模块200可通过总线300将DQ分组信息DQG_INFO提供至存储器控制器400。DQ分组信息DQG_INFO可包括关于包括在存储器模块200中的存储器芯片242_1至242_k和262_1至262_n是否被DQ分组的信息。
存储器控制器400可提供关于存储器模块200的接口，以管理与存储器模块200之间的数据流。存储器控制器400可连接至外部主机，例如，处理器，并可通过各种接口协议(例如，USB、MMC、PCIe、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI或集成驱动电子器件(IDE))中的至少一个与外部主机通信。存储器控制器400可被实现为独立芯片，或者可与存储器模块200集成。存储器控制器400可在主板上实现，并且可被实现为包括在微处理器中的集成存储器控制器(IMC)。此外，存储器控制器400可位于输入/输出集线器中，并且包括存储器控制器400的输入/输出集线器可被称为存储器控制器集线器(MCH)。
存储器控制器400可包括用于执行错误检测和错误校正的ECC引擎420。ECC引擎420可使用例如奇偶校验、循环冗余码(CRC)校验、校验和检查和/或汉明码来检测和校正错误。ECC引擎420可使用校正技术，例如，x4单设备数据校正(SDDC)、x8单比特错误校正和双比特错误检测(SECDED)或Lockstep x8 SDDC。
存储器控制器400可包括DQ组管理器421，其存储用于管理包括在存储器芯片242_1至242_k和262_1至262_n中的DQ组的DQ组管理信息DQG MNG。参照图7，DQ组管理信息DQGMNG可包括DQ组地址信息DQG ADDR，其包括关于DQ组的地址信息。
在存储器模块200的错误校正模式中，ECC引擎420可从DQ组管理器421接收DQ组管理信息DQG MNG，基于DQ组管理信息DQG MNG识别DQ组单元(存储器芯片242_1至242_k和262_1至262_n通过DQ组单元被分组为组)中的每一个，并且执行错误校正功能。
存储器模块200中的存储器芯片242_1至242_k和262_1至262_n可根据数据总线宽度特征操作。数据总线宽度可为4比特、8比特、16比特和32比特之一，但不限于此。例如，包括4比特数据总线宽度的DRAM的存储器芯片可被称作x4 DRAM芯片，并且该x4DRAM芯片可通过四个DQ接触点将数据发送至外部装置和从外部装置接收数据。DQ接触点可为引脚。术语‘引脚’可指相对于集成电路等的各种电互连部分，因此可包括例如集成电路上的焊盘或其它电接触点。x4 DRAM芯片可通过4个DQ接触点同时发送和接收4比特数据。此外，例如，包括8比特数据总线宽度的DRAM的存储器芯片可被称作x8 DRAM芯片，并且x8 DRAM芯片可通过八个DQ接触点将数据发送至外部装置和从外部装置接收数据。x8 DRAM芯片可通过8个DQ接触点同时发送和接收8比特数据。
包括在一个存储器区块中的存储器芯片242_1至242_k的数量可通过DDR总线宽度和存储器芯片242_1至242_k中的每一个的数据总线宽度来确定。例如，当第一存储器区块240是x4 ECC DIMM并且DDR总线宽度为72比特时，各个数据总线宽度为4比特，因此可需要18个存储器芯片。在另一示例中，当第一存储器区块240是x8 ECCDIMM并且DDR总线宽度为72比特时，各个数据总线宽度为8比特，因此可需要9个存储器芯片。然而，根据本发明构思的示例实施例不限于此。根据本发明构思，存储器芯片242_1至242_k可不具有相同数据总线宽度，因此存储器芯片的数量k也可变化。
当存储器控制器400中的ECC引擎420在错误校正模式下关于作为一个区块模块的存储器模块200执行错误校正功能时，可通过特定数据宽度单元读取数据，以填充存储器控制器400的缓存行。此时，特定数据宽度可被称作校正数据宽度。ECC引擎420可填充缓存行，关于各个校正数据宽度执行错误校正算法以检测错误，并且校正错误。当校正错误时，存储器控制器400可执行用于将校正后的数据再写至对应的存储器芯片的操作。为了关于各个校正数据宽度执行错误校正算法，可期望存储器芯片242_1至242_k或262_1至262_n中的每一个的数据总线宽度等于校正数据宽度。因此，当存储器芯片242_1至242_k和262_1至262_n的数据总线宽度大于校正数据宽度时，难以实施关于存储器模块200中的各个校正数据宽度执行的错误校正算法。
为了实施关于包括其数据总线宽度大于校正数据宽度的存储器芯片242_1至242_k的存储器模块200中的各个校正数据宽度执行的错误校正算法，存储器控制器400可将存储器芯片242_1至242_k分组为对应于校正数据宽度的DQ组。例如，当校正数据宽度为4比特并且存储器芯片242_1至242_k的数据总线宽度为8比特时，包括在存储器芯片242_1至242_k中的每一个中的八个DQ接触点DQ0至DQ7可被分组为第一DQ组(例如，DQ0至DQ3)和第二DQ组(例如，DQ4至DQ7)。由于DQ接触点DQ0至DQ7被分组，因此存储器控制器400可将存储器芯片242_1至242_k识别为两个DQ组存储器芯片，因此所述两个DQ组存储器芯片中的每一个可被识别为具有4比特数据总线宽度的存储器芯片。如上所述，当存储器控制器400将存储器模块200的存储器芯片识别为具有等于校正数据宽度的4比特数据总线宽度的DQ组存储器芯片时，虽然存储器芯片242_1至242_k中的每一个的数据总线宽度为8比特，但是ECC引擎420可实施错误校正算法，其被构造为关于存储器模块200执行例如基于4比特的操作。换句话说，当存储器芯片的数据总线宽度为校正数据宽度的N倍(N是大于或等于2的自然数)时，存储器芯片的DQ接触点可被分组为N个DQ组，并且存储器控制器可将存储器芯片识别为N个DQ组存储器芯片。
在错误校正模式中，存储器控制器400可从存储器模块200的SPD芯片220接收DQ分组信息DQG_INFO信号，并且确定包括在存储器模块200中的存储器芯片242_1至242_k是否被分组为DQ组。当存储器芯片242_1至242_k被分组为具有与校正数据总线宽度相同的数据总线宽度的DQ组以将DQ组识别为单个存储器芯片(DQ组存储器芯片)并且实施错误校正算法时，存储器控制器400可包括用于存储DQ组管理信息DQG MNG的DQ组管理器421。参照图7，DQ组管理信息DQG MNG可包括DQ组地址信息DQG ADDR。DQ组地址信息DQG ADDR可包括关于存储器芯片242_1至242_k的地址信息。因此，存储器控制器400可基于接收到的DQ分组信息DQG_INFO信号识别存储器芯片是否被分组，并且基于DQ组管理信息DQG MNG针对各个DQ组执行错误校正算法。
本文描述的ECC引擎420和DQ组管理器421可不设为分离的单元或模块，而是可利用硬件组件以及软件组件和硬件组件的组合来实现。例如，硬件组件可为处理装置。处理装置可利用被构造为通过执行算术、逻辑和输入/输出操作来执行和/或运行程序代码的一个或多个硬件装置来实现。处理装置可包括处理器、控制器和算术逻辑单元、数字信号处理器、微计算机、现场可编程阵列、可编程逻辑单元、微处理器或者能够按照限定方式响应于指令并执行指令的任何其它装置。处理装置可运行操作系统(OS)和在OS上运行的一个或多个软件应用。处理装置还可响应于软件的执行访问、存储、操作、处理和产生数据。简单地说，处理装置被描述为是单个的；然而，本领域技术人员应该理解，处理装置可包括多个处理元件和多种处理元件。例如，处理装置可包括多个处理器或者处理器和控制器。另外，诸如并行处理器、多核处理器、分布式处理等的不同的处理构造也是可以的。
图2是示出根据本发明构思的示例实施例的存储器模块的突发操作的示图。
参照图2，存储器模块可包括一个存储器区块，并且一个存储器区块可包括多个x4DRAM芯片242_1至242_k。存储器模块可为包括错误校正码(ECC)的x4 ECC DIMM。存储器模块可包括存储奇偶校验数据的DRAM芯片242_1，并且可包括存储循环冗余码(CRC)数据的DRAM芯片242_2。例如，当存储器模块是总的总线宽度为72比特的x4 ECC DIMM时，因为存储器模块的存储器芯片的总数为18，所以除奇偶校验DRAM芯片242_1和CRC DRAM芯片242_2之外，存储器模块还可包括16个x4 DRAM芯片，但是本发明构思不限于此。x4 DRAM芯片242_1至242_k中的每一个的数据总线宽度为4比特。当DRAM芯片242_1至242_k中的每一个输出数据时，可通过四个DQ接触点DQ0至DQ3同时输出4比特数据。可分别从DRAM芯片242_1至242_k同时输出4比特数据243_1至243_k。
所述多个DRAM芯片242_1至242_k可执行突发操作(burst operation)。突发操作可指通过自从存储器控制器接收到的初始地址开始按次序减小或增大地址来读或写大量数据的操作。用于执行突发操作的基本单位可被称作突发长度(BL)。参照图2，BL可为8。DRAM芯片242_1至242_k中的每一个的DQ接触点DQ0至DQ3可输入和输出八条数据BL0至BL7，作为突发操作的基本单位。例如，就x4ECC DIMM而言，在突发操作中每单位任务的数据输入和输出可为8(BL)×4(数据总线宽度)×18(芯片数)＝576比特。576比特可填充存储器控制器的一个缓存行。执行错误校正的单位可限定为一个码字。例如，在x4 ECC DIMM的错误校正模式中，可针对半个缓存行执行每个错误校正。因此，用于填充一个缓存行的突发操作的基本单位可包括两个码字。参照图2，突发操作的基本单位可包括第一码字244_1和第二码字244_2。就x4 ECC DIMM而言，第一码字244_1和第二码字244_2中的每一个可包括288比特数据。存储器控制器的ECC引擎可相对于第一码字244_1和第二码字244_2中的每一个的288比特数据实施错误校正算法。
图3是示出根据本发明构思的示例实施例的执行了错误校正算法的数据结构的示图。存储器模块可包括一个存储器区块，并且可为包括18个x4 DRAM芯片的x4 ECC DIMM。18个x4 DRAM芯片之一可为用于存储奇偶校验数据的奇偶校验DRAM芯片PD，并且另一个可为用于存储CRC数据的CRC DRAM芯片CD。存储器模块可包括用于存储数据的16个x4 DRAM芯片DD_1至DD_16。图3示出了每单位突发操作从被构造为x4 ECC DIMM的存储器模块的数据输出。BL可为8。总共576比特数据可填充存储器控制器的一个缓存行并且构成两个码字CW0和CW1。存储器控制器可基于码字执行错误校正算法。
图4是根据本发明构思的示例实施例的执行错误校正算法的方法的流程图。
可参照图3描述图4。将假设在属于图3的第一码字CW0的第十一数据DRAM芯片DD_11中出现错误的情况对检测和校正错误比特的方法进行描述。一开始可相对于码字单元执行CRC校验(操作S120)。当相对于整个第一码字CW0执行CRC校验时，可确定CRC校验是通过还是失败(操作S122)。当通过CRC校验时，因为在第一码字CW0中没有错误，所以可终止错误校正算法。当CRC校验失败时(操作S122)，在第一码字CW0中有错误，因此可执行下一步骤，以定位存在错误的错误比特。
因此，当CRC校验失败时，可执行奇偶校验检查(操作S140)。参照图3，为了便于描述，根据数据总线宽度通过第一码字CW0中的4比特数据总线宽度分组的16比特数据可被称作子字。第一码字CW0可包括总共18个子字。可对在包括在18个子字之一中的数据中对应于相同位置的数据执行一次奇偶校验检查，并且总共可执行16次奇偶校验检查。虽然奇偶校验检查可为偶校验检查，但是本发明构思不限于此，并且奇偶校验检查也可为奇校验检查。通过执行奇偶校验检查，可确定子字中的错误比特的位置。参照图3，在一个子字中在(2，2)、(2，3)、(3，3)、(3，4)和(4，3)的位置的比特具有错误(阴影部分)。在定位子字中的错误比特之后，可执行下一操作以找出具有错误比特的器件。
首先，可关于对应于CRC DRAM芯片CD的子字尝试校正(操作S161)。接着，可执行CRC校验(操作S162)。可确定CRC校验是通过还是失败(操作S163)。当通过CRC校验时，可确定CRC DRAM芯片CD是具有错误的器件，并且可对CRC DRAM芯片CD执行错误校正(操作S170)。当CRC校验失败时，可确定CRC DRAM芯片CD不是具有错误的器件，并且该过程可前进至下一操作。接着，可关于对应于DD_1 DRAM芯片的子字尝试校正(操作S164)。接着，可执行CRC校验(操作S165)。然后，可确定CRC校验是通过还是失败(操作S166)。当CRC校验通过时，可确定DD_1 DRAM芯片是具有错误的器件，并且可对DD_1 DRAM芯片执行错误校正(操作S172)。当CRC校验失败时，可确定DD_1 DRAM芯片不是具有错误的器件，并且该过程可前进至下一操作。接着，由于期望关于对应于DD_2 DRAM芯片的子字尝试校正，可向序列因数i加1(操作S167)。接着，可关于对应于DD_2 DRAM芯片的子字尝试校正(操作S164)，并且可按照相同方式重复随后的操作，直至通过CRC校验为止。
结果，可确定在通过CRC的器件中存在错误，并且可关于该器件执行最终错误校正(操作S172)。因此，可完成检测和校正器件中存在的错误的错误校正算法。当然，也可在错误校正模式下执行其它类型的错误校正算法。因此，错误校正算法不限于图4中描述的算法。
如上所述，因为可在执行错误校正算法的同时相对于每个子字尝试校正，所以可期望用于执行错误校正算法的校正数据宽度等于实施了错误校正算法的存储器芯片的数据总线宽度。由于存储器芯片的数据总线宽度变宽，所以期望实施能够针对其数据总线宽度大于校正数据宽度的存储器芯片进行错误校正的错误校正算法。
图5A至图5C是示出根据本发明构思的示例实施例的被DQ分组的DRAM芯片的图。
参照图5A，DRAM芯片242a可具有八个DQ接触点。换句话说，DRAM芯片242a的数据总线宽度可为8比特，并且DRAM芯片242a可被称作x8 DRAM芯片。引脚可为DRAM芯片242a的DQ接触点DQ0至DQ7。术语“引脚”广义地指集成电路的电互连部分，并且可包括例如集成电路上的焊盘或其它电接触点。DRAM芯片242a的DQ接触点DQ0至DQ7可通过4比特被分组为DQ组243a_1和243a_2，以在错误校正模式下相对于DRAM芯片242a实施基于4比特的错误校正算法。例如，DQ接触点DQ0至DQ3可被分组为第一DQ组243a_1，并且DQ接触点DQ4至DQ7可被分组为第二DQ组243a_2。因此，在错误校正模式下，存储器控制器可将DRAM芯片242a识别为第一x4 DQ存储器芯片(其包括作为DQ接触点的第一DQ组243a_1)和第二x4 DQ存储器芯片(其包括作为DQ接触点的第二DQ组243a_2)。因此，即使DRAM芯片242a的数据总线宽度为8比特，也可关于DRAM芯片242a实施通过例如4比特执行的错误校正算法。
参照图5B，DRAM芯片242b可具有16个DQ接触点。换句话说，DRAM芯片242b的数据总线宽度可为16比特，并且DRAM芯片242b可被称作x16 DRAM芯片。各个点可为DRAM芯片242b的DQ接触点DQ0至DQ15。DRAM芯片242b的DQ接触点DQ0至DQ15可通过4比特被分组为DQ组243b_1、243b_2、243b_3和243b_4，以在错误校正模式下关于DRAM芯片242b实施基于4比特的错误校正算法。例如，DQ接触点DQ0至DQ3可被分组为第一DQ组243b_1，DQ接触点DQ4至DQ7可被分组为第二DQ组243b_2，DQ接触点DQ8至DQ11可被分组为第三DQ组243b_3，并且DQ接触点DQ12至DQ15可被分组为第四DQ组243b_4。因此，在错误校正模式下，存储器控制器可将DRAM芯片242b识别为具有作为DQ接触点的第一DQ组243b_1的第一x4 DQ存储器芯片、具有作为DQ接触点的第二DQ组243b_2的第二x4 DQ存储器芯片、具有作为DQ接触点的第三DQ组243b_3的第三x4 DQ存储器芯片和具有作为DQ接触点的第四DQ组243b_4的第四x4 DQ存储器芯片。因此，即使DRAM芯片242b的数据总线宽度为16比特，关于DRAM芯片242b也可实施例如通过4比特执行的错误校正算法。
参照图5C，DRAM芯片242c可具有32个DQ接触点。换句话说，DRAM芯片242c的数据总线宽度可为32比特，并且DRAM芯片242c可被称作x32 DRAM芯片。各个点可为DRAM芯片242c的DQ接触点DQ0至DQ31。DRAM芯片242c的DQ接触点DQ0至DQ31可通过4比特被分组为DQ组243c_1、243c_2、243c_3、243c_4、243c_5、243c_6、243c_7和243c_8，以在错误校正模式下关于DRAM芯片242c实施基于4比特的错误校正算法。例如，DQ接触点DQ0至DQ3可被分组为第一DQ组243c_1，DQ接触点DQ4至DQ7可被分组为第二DQ组243c_2，DQ接触点DQ8至DQ11可被分组为第三DQ组243c_3，DQ接触点DQ12至DQ15可被分组为第四DQ组243c_4，DQ接触点DQ16至DQ19可被分组为第五DQ组243c_5，DQ接触点DQ20至DQ23可被分组为第六DQ组243c_6，DQ接触点DQ24至DQ27可被分组为第七DQ组243c_7，并且DQ接触点DQ28至DQ31可被分组为第八DQ组。因此，在错误校正模式下，存储器控制器可将DRAM芯片242c识别为具有作为DQ接触点的第一DQ组243c_1的x4 DQ存储器芯片，具有作为DQ接触点的第二DQ组243c_2的x4 DQ存储器芯片，具有作为DQ接触点的第三DQ组243c_3的x4 DQ存储器芯片，具有作为DQ接触点的第四DQ组243c_4的x4 DQ存储器芯片，具有作为DQ接触点的第五DQ组243c_5的x4 DQ存储器芯片，具有作为DQ接触点的第六DQ组243c_6的x4 DQ存储器芯片，具有作为DQ接触点的第七DQ组243c_7的x4DQ存储器芯片和具有作为DQ接触点的第八DQ组243c_8的x4 DQ存储器芯片。
因此，即使DRAM芯片242c的数据总线宽度为32比特，关于DRAM芯片242c也可实施通过例如4比特执行的错误校正算法。
图6是示出根据本发明构思的示例实施例的存储器模块200的示图。
存储器模块200可包括一个存储器区块，并且可包括数据总线宽度为8比特的九个DRAM芯片242_0至242_8。存储器模块200可包括SPD芯片220。DRAM芯片242_0至242_8中的DRAM芯片242_4可为包括ECC的ECC DRAM芯片。ECC DRAM芯片242_4可包括奇偶校验数据和CRC数据。
DRAM芯片242_0至242_8中的每一个可通过包括八个DQ接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据。DQ接触点DQ0至DQ7可被分组为两个DQ组，以关于通过八个DQ接触点DQ0至DQ7的数据输入和输出执行4比特的错误校正算法。对应于DRAM芯片242_0至242_8中的每一个的DQ接触点DQ0至DQ7可被分组为包括DQ接触点DQ0至DQ3的第一DQ组和包括DQ接触点DQ4至DQ7的第二DQ组。在一个示例实施例中，ECC DRAM芯片242_4的DQ接触点可被分组为输入/输出奇偶校验数据的奇偶校验DQ组和输入/输出CRC数据的CRC DQ组。SPD芯片220可存储指示x8 DRAM芯片242_0至242_8中的每一个被分组为两个DQ组的DQ分组信息DQG_INFO，并且可在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器。由于DQ接触点被分组，因此在错误校正模式下，存储器控制器可将DRAM芯片242_0至242_8识别为总共18个DQ存储器芯片(例如，DQ MC1至DQ MC18)。存储器控制器可识别DQ存储器芯片DQ MC1至DQ MC18中的每一个的数据总线宽度为4比特，并且可实施通过4比特执行的错误校正算法。
图7是示出根据本发明构思的示例实施例的DQ组管理器421的示图。
图7是示出对应于图6的存储器模块的存储器控制器中的DQ组管理器421的示图。DQ组管理器421可包括用于管理DQ组的DQ组管理信息。DQ组管理信息可包括指示关于DQ组的地址信息的DQ组地址信息DQG ADDR，作为DQ分组的结果。DQ组地址信息DQG ADDR可代表关于与包括在每一个DQ组中的DQ接触点对应的存储器的地址信息，以将对应的存储器芯片识别为多个DQ存储器芯片。例如，当DRAM芯片_0的DQ接触点被分组为两个DQ组时，对应于第一DQ组的地址可被存储为ADDR_0_DQG1，并且对应于第二DQ组的地址可被存储为ADDR_0_DQG2。此外，例如，当DRAM芯片_8的DQ接触点被分组为两个DQ组时，对应于第一DQ组的地址可被存储为ADDR_8_DQG1，并且对应于第二DQ组的地址可被存储为ADDR_8_DQG2。ECC引擎420可基于DQ组地址信息DQG ADDR将x8 DRAM芯片识别为两个x4 DQ存储器芯片，并且实施通过4比特执行的错误校正算法。
存储在DQ组管理器421中的DQ组管理信息可包括映射表424。映射表424可为将关于在错误校正模式下填充存储器控制器的缓存行的数据的信息与DQ组的地址匹配的表。例如，就图6的情况而言，因为奇偶校验信息存储在DRAM芯片_4 242_4中，所以DRAM芯片_4242_4的第一DQ组(奇偶校验DQ组)的地址ADDR_4_DQG1可与将被识别为奇偶校验DRAM芯片PD的DQ组的地址匹配。此外，因为CRC信息存储在DRAM芯片_4 242_4中，所以DRAM芯片_4242_4的第二DQ组的地址ADDR_4_DQG2可与将被识别为CRC DRAM芯片CD的DQ组(CRC DQ组)的地址匹配。因为数据被存储在其余DRAM芯片中，所以可按次序匹配地址。例如，DRAM芯片_0 242_0的第一DQ组的地址的地址ADDR_0_DQG1可与将被识别为第一数据装置DD_1的DQ组的地址匹配，并且DRAM芯片_8 242_8的第二DQ组的地址ADDR_8_DQG2可与将被识别为最后一个数据装置DD_16的DQ组的地址匹配。存储器控制器可基于映射表424在错误校正模式下通过4比特填充缓存行。
图8是示出根据本发明构思的示例实施例的对图6的存储器模块执行错误校正算法的数据结构的示图。与图3相比，因为各个存储器芯片的数据总线宽度是8比特，所以在不进行DQ分组的情况下难以实施通过4比特执行的错误校正算法。当各个存储器芯片的DQ接触点可被分组为两个DQ组时，存储器控制器可将各个存储器芯片识别为两个x4 DQ存储器芯片。当存储器控制器由于DQ分组而将x8存储器芯片识别为两个x4 DQ存储器芯片时，存储器控制器的ECC引擎可实施通过4比特执行的错误校正算法。通过执行错误校正来校正在数据装置DD_11处发生的错误的方法可与以上参照图3和图4描述的方法相同或基本相似。
图9是示出根据本发明构思的示例实施例的存储器模块200的示图。
存储器模块200可包括一个存储器区块、数据总线宽度为16比特的DRAM芯片242_0、242_1、242_3和242_4以及数据总线宽度为8比特的DRAM芯片242_2。存储器模块200可包括SPD芯片220。数据总线宽度为8比特的x8 DRAM芯片242_2可为包括ECC的ECC DRAM芯片。ECC DRAM芯片242_2可包括奇偶校验数据和CRC数据。
DRAM芯片242_0至242_4中的每一个可经包括8个或16个DQ接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据。为了执行通过例如4比特的错误校正算法，8个DQ接触点DQ0至DQ7可被分组为两个DQ组，并且16个DQ接触点DQ0至DQ15可被分组为四个DQ组。x16 DRAM芯片242_0、242_1、242_3和242_4中的每一个的DQ接触点DQ0至DQ15可被分组为包括DQ接触点DQ0至DQ3的第一DQ组、包括DQ接触点DQ4至DQ7的第二DQ组、包括DQ接触点DQ8至DQ11的第三DQ组和包括DQ接触点DQ12至DQ15的第四DQ组。x8 DRAM芯片242_2可被分组为包括DQ接触点DQ0至DQ3的第一DQ组和包括DQ接触点DQ4至DQ7的第二DQ组。在一个示例实施例中，ECC DRAM芯片242_2可被分组为输入/输出的奇偶校验数据的奇偶校验DQ组和输入/输出CRC数据的CRC DQ组。SPD芯片220可存储指示x16 DRAM芯片242_0、242_1、242_3和242_4中的每一个被分组为四个DQ组的信息和指示x8 DRAM芯片242_2被分组为两个DQ组的信息，作为DQ分组信息DQG_INFO，并且可在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器。由于DQ接触点被分组，因此在错误校正模式下，存储器控制器可将DRAM芯片242_0至242_4识别为总共18个DQ存储器芯片DQ MC1至DQ MC18。存储器控制器可识别出DQ存储器芯片DQ MC1至DQ MC18中的每一个具有4比特的数据总线宽度，并且可实施通过4比特执行的错误校正算法。参照图9，由于利用了DQ分组，除了能够通过较小校正数据宽度实施错误校正算法之外，还可将数据总线宽度不同的DRAM芯片嵌入于一个存储器模块中。如图所示，可不同地构造用于存储一般数据的DRAM芯片242_0、242_1、242_3和242_4的数据总线宽度和用于存储ECC的DRAM芯片242_2的数据总线宽度。
图10是示出根据本发明构思的示例实施例的对图9的存储器模块执行错误校正算法的数据结构的示图。与图3相比，因为ECC存储器芯片的数据总线宽度为8比特并且其余存储器芯片中的每一个的数据总线宽度为16比特，所以在不进行DQ分组的情况下会难以实施通过4比特执行的错误校正算法。当各个存储器芯片的DQ接触点如图9所示被分组为两个或四个DQ组时，存储器控制器可将一个存储器芯片识别为多个x4 DQ存储器芯片。当存储器控制器根据DQ分组将x8存储器芯片和x16存储器芯片识别为x4 DQ存储器芯片时，存储器控制器的ECC引擎可实施通过4比特执行的错误校正算法。通过执行错误校正来校正在DD_11处发生的错误的方法可与以上参照图3和图4描述的方法相同或基本相似。
图11是示出根据本发明构思的示例实施例的存储器模块200的示图。
存储器模块200可包括一个存储器区块、数据总线宽度为4比特的x4 DRAM芯片和数据总线宽度为8比特的x8 DRAM芯片242。存储器模块200可包括SPD芯片220。数据总线宽度为8比特的x8 DRAM芯片242可为包括ECC的ECC DRAM芯片。ECC DRAM芯片可包括奇偶校验数据和CRC数据。
x4 DRAM芯片中的每一个可通过包括四个DQ接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据，并且x8 DRAM芯片可通过包括八个DQ接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据。为了执行通过例如4比特的错误校正算法，八个DQ接触点DQ0至DQ7可被分组为两个DQ组。x8 DRAM芯片242的DQ接触点可被分组为包括DQ接触点DQ0至DQ3的第一DQ组和包括DQ接触点DQ4至DQ7的第二DQ组。SPD芯片220可存储指示x8 DRAM芯片242的DQ接触点被分组为两个DQ组的信息作为DQ分组信息DQG_INFO，并且在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器。由于DQ接触点被分组，因此在错误校正模式下，存储器控制器可将x8 DRAM芯片242识别为两个DQ存储器芯片。存储器控制器可识别出每个存储器芯片的数据总线宽度为4比特，并且可实施通过4比特执行的错误校正算法。
参照图11，由于利用了DQ分组，除了能够通过较小校正数据宽度实施错误校正算法之外，还可将数据总线宽度不同的DRAM芯片嵌入于单个存储器模块中。因此，可在单个存储器模块中嵌入被构造为存储ECC并且比用于存储一般数据的x4 DRAM芯片具有更大的数据总线宽度的x8 DRAM芯片242。
图12是示出根据本发明构思的示例实施例的对图11的存储器模块执行错误校正算法的数据结构的示图。与图3相比，因为ECC存储器芯片的数据总线宽度是8比特，并且其余存储器芯片中的每一个的数据总线宽度为4比特，所以在不进行DQ分组的情况下会难以实施通过例如4比特执行的错误校正算法。当x8 DRAM芯片242的DQ接触点如图11所示被分组为两个DQ组时，存储器控制器可将x8 DRAM芯片242识别为两个x4 DQ存储器芯片。当存储器控制器根据DQ分组将x8存储器芯片识别为两个x4 DQ存储器芯片时，存储器控制器的ECC引擎可实施通过例如4比特执行的错误校正算法。通过执行错误校正来校正在DD_11处出现的错误的方法可与以上参照图3和图4描述的方法相同或基本相似。
图13是示出根据本发明构思的示例实施例的存储器模块200的示图。
存储器模块200与图11所示的存储器模块具有相同构造，不同的是，图13所示的存储器模块200包括两个ECC DRAM芯片242_1和242_2。虽然未示出，但是存储器模块200可包括在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器的SPD芯片。
当存储器芯片符合双倍数据速率5(DDR5)或更高的标准时，存储器模块200可需要两个奇偶校验数据芯片和两个CRC数据芯片以执行ECC操作。如果存储器模块200包括四个ECC存储器芯片，则总成本会增加。
参照图13，存储器模块200可包括两个ECC DRAM芯片242_1和242_2。第一x8 DRAM芯片242_1可为第一ECC DRAM芯片，并且可包括第一奇偶校验数据和第一CRC数据。第一ECCDRAM芯片242_1的DQ接触点DQ0至DQ7可被分组为两个DQ组。各个DQ组可包括经其输入和输出奇偶校验数据的第一奇偶校验DQ组和经其输入和输出CRC数据的第一CRC DQ组。第二x8DRAM芯片242_2可为第二ECC DRAM芯片，并且可包括第二奇偶校验数据和第二CRC数据。第二ECC DRAM芯片242_2的DQ接触点DQ0至DQ7可被分组为两个DQ组。各个DQ组可包括经其输入和输出奇偶校验数据的第二奇偶校验DQ组和经其输入和输出CRC数据的第二CRC DQ组。
当利用DQ分组时，通过仅利用两个DRAM芯片可获得与四个ECC DRAM芯片的效果相同的效果，因此可降低整体成本。
图14是示出根据本发明构思的示例实施例的存储器模块200的示图。
存储器模块200可包括一个存储器区块并且可包括数据总线宽度为16比特的DRAM芯片242_0至242_4。存储器模块200可包括SPD芯片220。x16 DRAM芯片242_0至242_4中的一个DRAM芯片242_2可为包括ECC的ECC DRAM芯片。ECC DRAM芯片242_2可包括奇偶校验数据和CRC数据。
x16 DRAM芯片242_0至242_4中的每一个可经包括16个DQ接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据。为了通过例如4比特执行错误校正算法，16个DQ接触点DQ0至DQ15可被分组为四个DQ组。x16 DRAM芯片242_0至242_4中的每一个可被分组为包括DQ接触点DQ0至DQ3的第一DQ组、包括DQ接触点DQ4至DQ7的第二DQ组、包括DQ接触点DQ8至DQ11的第三DQ组和包括DQ接触点DQ12至DQ15的第四DQ组。SPD芯片220可存储指示x16 DRAM芯片242_0至242_4中的每一个被分组为四个DQ组的信息和关于所述分组的信息，作为DQ分组信息DQG_INFO，并且在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器。由于DQ接触点被分组，因此在错误校正模式下，存储器控制器可将x16DRAM芯片242_0至242_4中的每一个识别为四个DQ存储器芯片。存储器控制器可识别出各个存储器芯片的数据总线宽度为4比特，并且可实施通过4比特执行的错误校正算法。
参照图14，ECC DRAM芯片242_2的第一DQ组可为存储奇偶校验数据的奇偶校验DQ组，第二DQ组可为存储CRC数据的CRC DQ组，并且第三DQ组和第四DQ组可为空DQ组或备用DQ组。当在其它一些DRAM芯片中发生故障时，备用DQ组可替代有缺陷的存储器。
例如，第二x16 DRAM芯片242_1的第四DQ组可为通过存储器控制器识别的第八DQ装置DD_8。当在第二x16 DRAM芯片242_1的第四DQ组中发生故障时，备用DQ组的存储器可替代由该第四DQ组的存储器执行的功能。为此，存储器控制器可预先存储关于备用DQ组的备用信息。存储器控制器可基于所述备用信息将分配至第二x16 DRAM芯片242_1的第四DQ组的地址再分配至第三x16 DRAM芯片242_2的第三DQ组。此外，例如，第五x16 DRAM芯片242_4的第三DQ组可为由存储器控制器识别的第十五DQ装置DD_15。当在第五x16 DRAM芯片242_4的第三DQ组中发生故障时，由该第三DQ组的存储器执行的功能可转而由备用DQ组的存储器执行。为此，存储器控制器可基于备用信息将分配至第五x16 DRAM芯片242_4的第三DQ组的地址再分配至第三x16 DRAM芯片242_2的第四DQ组。换句话说，当利用DQ分组时，在一个DRAM芯片中可分配备用DQ组。因此，当在一些DQ组中发生缺陷时，有缺陷的DQ组可由备用DQ组按次序替换。因此，可提高设备的可靠性、可用性和可服务性(RAS)。
图15是示出根据本发明构思的示例实施例的DQ组管理器421的示图。
图15可为示出对应于图14的存储器模块的存储器控制器中的DQ组管理器421的示图。DQ组管理器421可根据DQ分组存储用于管理DQ组的DQ组管理信息。DQ组管理信息可包括指示关于DQ组的地址信息的DQ组地址信息DQG ADDR。ECC引擎420可基于DQ组地址信息DQGADDR将x16 DRAM芯片识别为四个x4 DQ存储器芯片，并且实施通过4比特执行的错误校正算法。
由DQ组管理器421存储的DQ组管理信息可包括映射表424。映射表424可为将关于在错误校正模式下填充存储器控制器的缓存行的数据的信息与DQ组的地址匹配的表。例如，参照图13，因为奇偶校验信息被存储在第三DRAM芯片242_2中，所以第三DRAM芯片242_2的第一DQ组(奇偶校验DQ组)的地址ADDR_2_DQG1可与将被识别为奇偶校验DRAM芯片PD的DQ组的地址匹配。此外，因为CRC信息存储在第三DRAM芯片242_2的第二DQ组中，所以第三DRAM芯片242_4的第二DQ组的地址ADDR_2_DQG2可与将被识别为CRC DRAM芯片CD的DQ组(CRC DQ组)的地址匹配。因为数据被存储在其余DRAM芯片中，所以可按次序匹配地址。例如，第一DRAM芯片242_0的第一DQ组的地址的地址ADDR_0_DQG1可与将被识别为第一数据装置DD_1的DQ组的地址匹配，并且第四DRAM芯片242_4的第四DQ组的地址ADDR_4_DQG4可与将被识别为最后一个数据装置DD_16的DQ组匹配。存储器控制器可基于映射表424在错误校正模式下通过例如4比特填充缓存行。
参照图14和图15，当在数据装置DD_8中发生缺陷时，与数据装置DD_8匹配的地址可替换为第三DRAM芯片中的作为备用DQ组的第三DQ组的地址。因此，存储器控制器可将映射表424中的与数据装置DD_8匹配的地址从ADDR_1_DQG4改变为ADDR_2_DQG3。例如，当在数据装置DD_15中发生故障时，与数据装置DD_15匹配的地址可替换为第三DRAM芯片中的作为备用DQ组的第四DQ组的地址。因此，存储器控制器可将映射表424中的与数据装置DD_15匹配的地址改变为ADDR_2_DQG4。
图16是示出根据本发明构思的示例实施例的存储器模块200的示图。
存储器模块200可包括一个存储器区块并且可包括x8 DRAM芯片242_0至242_3、x16 DRAM芯片242_4和x32 DRAM芯片242_5。存储器模块200可包括SPD芯片220。x16 DRAM芯片242_4可为包括ECC的ECC DRAM芯片。ECC DRAM芯片242_4可包括奇偶校验数据和CRC数据。
x8 DRAM芯片242_0至242_3中的每一个可经包括8个DQ接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据，x16 DRAM芯片242_4可经包括16个DQ接触点和额外DQS接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据，并且x32 DRAM芯片242_5可经包括32个DQ接触点和额外DQS接触点的输入/输出焊盘将数据发送至存储器控制器和从存储器控制器接收数据。为了执行通过例如4比特执行的错误校正算法，八个DQ接触点DQ0至DQ7可被分组为两个DQ组，十六个DQ接触点DQ0至DQ15可被分组为四个DQ组，并且三十二个DQ接触点DQ0至DQ31可被分组为八个DQ组。SPD芯片220可存储指示x8 DRAM芯片242_0至242_3中的每一个被分组为两个DQ组，x16 DRAM芯片242_4被分组为四个DQ组，并且x32 DRAM芯片242_5被分组为八个DQ组的信息，作为DQ分组信息DQG_INFO，并且在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器。由于DQ接触点被分组，因此存储器控制器可识别出每个存储器芯片具有例如4比特的数据总线宽度，并且可实施由例如4比特执行的错误校正算法。
参照图16，包括在存储器模块200中的ECC DRAM芯片242_4和存储数据的DRAM芯片242_0至242_3和242_5可具有不同的数据总线宽度。此外，存储数据的DRAM芯片242_0至242_3和242_5可具有彼此不同的数据总线宽度。当如上所述利用DQ分组时，存储器模块200可由具有不同数据总线宽度的存储器芯片构造。此外，可将x16 ECC DRAM芯片242_4中的一些DQ组用作备用DQ组2431和2432，因此，当在其它一些DRAM芯片中发生缺陷时，所述缺陷可被替换。
图17是示出根据本发明构思的示例实施例的存储器系统20的图。
存储器系统20可包括存储器模块600和存储器控制器800。存储器模块600和存储器控制器800可通过总线700发送和接收各种信号DQ、DQS和CLK。
存储器模块600可包括多个存储器区块或者可包括一个存储器区块。虽然图17示出了包括一个存储器区块的存储器模块600，但是本发明构思不限于此。存储器模块600可包括多个DRAM芯片642_1至642_n。存储器模块600可包括SPD芯片(未示出)。所述多个DRAM芯片642_1至642_n可为各自的数据总线宽度为8比特的x8 DRAM芯片。然而，本发明构思不限于此。例如，所述多个DRAM芯片642_1至642_n可为各自的数据总线宽度为例如4比特或16比特的DRAM芯片，或者所述多个DRAM芯片642_1至642_n可为具有不同数据总线宽度的DRAM芯片。为了便于描述，如图17所示，可在假设所述多个DRAM芯片642_1至642_n全部是各自的数据总线宽度为8比特的x8 DRAM芯片的情况下，提供以下描述。
因为DRAM芯片642_1至642_n中的每一个的数据总线宽度为8比特，所以存储器控制器800会难以实施通过例如4比特执行的错误校正算法。因此，存储器控制器800可将所述多个DRAM芯片642_1至642_n中的每一个的DQ接触点分组为两个DQ组。第一DRAM芯片642_1的八个DQ接触点可被分组为第一DQ组和第二DQ组。此时，第一DRAM芯片642_1可包括连接至各个DQ组的额外DQS接触点ADQS0和ADQS1。额外DQS接触点可为引脚，并且术语‘引脚’可指相对于集成电路等的宽范围的电互连部分，并且可包括例如集成电路上的焊盘或其它电接触点。相似地，第二DRAM芯片642_2的DQ接触点可被分组为两个DQ组，并且第二DRAM芯片642_2可包括额外DQS接触点ADQS2和ADQS3。SPD芯片(未示出)可存储关于DRAM芯片642_1至642_n的DQ分组信息DQG_INFO，可在错误校正模式下将DQ分组信息DQG_INFO提供至存储器控制器800。
存储器控制器800可包括执行错误检测和错误校正功能的ECC引擎820。ECC引擎820可存储关于额外DQS接触点ADQS0、ADQS1、ADQS2等的信息。在错误校正模式下，ECC引擎820可基于额外DQS信息822将所述多个DRAM芯片642_1至642_n中的每一个识别为各自具有4比特数据总线宽度的两个DQ存储器芯片。因此，ECC引擎820可关于存储器模块600实施通过4比特执行的错误校正算法。存储器模块600和存储器控制器800的错误校正算法和操作可与以上参照图1描述的那些相同或基本相似。
图18是示出当存储器模块的DRAM芯片被DQ分组时存储器控制器执行错误校正功能的流程图。
存储器控制器可确定DRAM芯片的数据总线宽度是否等于用作用于执行错误校正算法的单位的校正数据宽度(操作S220)。当DRAM芯片的数据总线宽度不等于校正数据宽度时，存储器控制器可将DRAM芯片进行DQ分组(操作S230)。当DRAM芯片的数据总线宽度等于校正数据宽度时，存储器控制器可执行错误校正，而不用单独的DQ分组操作(操作S240)。
图19是示出根据本发明构思的示例实施例的数据处理系统的框图。数据处理系统900可包括数据服务器910和一个或多个客户计算机921和922。数据服务器910和一个或多个客户计算机921和922可经例如互联网或Wi-Fi的各种网络彼此连接。数据服务器910可对应于数据中心、互联网数据中心或云数据中心。
数据服务器910可包括数据库911和主机912。数据库911可包括根据上述示例实施例的半导体存储器装置。例如，数据库911可包括根据上述示例实施例的多个DRAM模块911_1。换句话说，以上示例实施例中的半导体存储器装置和存储器控制器可用于服务器系统中。主机912可将数据存储在数据库911中，从数据库911中读数据，以及将数据提供至客户计算机921和922。
主机912可包括根据上述示例实施例的存储器控制器。因此，主机912可产生用于错误检测和校正的奇偶校验信息(与数据一起)，并且将奇偶校验信息额外存储在数据库911中。根据示例实施例，包括在数据库911中的所述多个存储器模块911_1中的每一个可包括多个DRAM芯片。当所述多个DRAM芯片的数据总线宽度大于校正数据宽度时，主机912可对所述多个DRAM芯片进行DQ分组，并且存储关于DQ组的信息，例如，关于DQ组的地址信息。
数据、奇偶校验数据和CRC数据信息可通过关于数据库911的读操作被读出并提供至主机912。主机912可通过利用接收到的信息恢复发生错误的DRAM芯片的数据。
虽然已经参照本发明构思的一些示例实施例特别示出和描述了本发明构思，但是应该理解，可在不脱离权利要求的精神和范围的情况下，在其中作出各种形式和细节上的改变。

Claims (20)

1.一种存储器模块，包括：
多个存储器芯片，各自包括DQ接触点，所述DQ接触点被分组为对应于校正数据宽度的至少一个DQ组；
串行存在检测芯片，其被构造为存储关于所述多个存储器芯片的DQ分组信息；以及
额外DQS接触点，其连接至所述至少一个DQ组，所述额外DQS接触点被构造为在错误校正模式下发送信号以基于所述校正数据宽度执行数据校正算法。
2.根据权利要求1所述的存储器模块，其中，
所述多个存储器芯片包括具有第一数据总线宽度的第一存储器芯片，所述第一数据总线宽度为所述校正数据宽度的自然数N倍，其中，N是大于或等于2的自然数，并且
基于所述DQ分组信息将所述第一存储器芯片的DQ接触点分组为N个DQ组。
3.根据权利要求2所述的存储器模块，其中，
所述第一存储器芯片包括错误校正码存储器芯片，所述错误校正码存储器芯片被构造为存储奇偶校验数据和循环冗余码数据，并且所述错误校正码存储器芯片的DQ接触点被分组为奇偶校验DQ组和循环冗余码DQ组，所述奇偶校验DQ组是经其输入和输出所述奇偶校验数据的DQ组，所述循环冗余码DQ组是经其输入和输出所述循环冗余码数据的DQ组。
4.根据权利要求3所述的存储器模块，其中，
所述多个存储器芯片被构造为符合双倍数据速率5标准，并且所述多个存储器芯片还包括被构造为存储第二奇偶校验数据和第二循环冗余码数据的第二错误校正码存储器芯片。
5.根据权利要求2所述的存储器模块，其中，
所述多个存储器芯片还包括具有第二数据总线宽度的第二存储器芯片，所述第二数据总线宽度为所述校正数据宽度的自然数M倍，其中，M是等于或大于2的自然数，并且
所述第二存储器芯片的DQ接触点被分组为M个DQ组。
6.根据权利要求2所述的存储器模块，其中，
所述N个DQ组包括备用DQ组，并且
基于关于所述DQ组的备用信息来管理所述备用DQ组。
7.根据权利要求6所述的存储器模块，其中，
所述多个存储器芯片包括具有第二数据总线宽度的第二存储器芯片，所述第二数据总线宽度为所述校正数据宽度的自然数M倍，其中，M是等于或大于2的自然数，
所述第二存储器芯片的DQ接触点被分组为第一DQ组和第二DQ组，并且
响应于所述第二DQ组是有缺陷的，基于所述备用信息利用所述备用DQ组替换所述第二DQ组。
8.根据权利要求1所述的存储器模块，其中，
所述多个存储器芯片包括具有第一数据总线宽度的第一存储器芯片和具有第二数据总线宽度的第二存储器芯片，并且
所述第一数据总线宽度和所述第二数据总线宽度是所述校正数据宽度的自然数倍数。
9.一种校正存储器模块的错误的方法，所述方法包括以下步骤：
将存储器模块的存储器芯片的DQ接触点分组为对应于校正数据宽度的DQ组；以及
通过所述校正数据宽度对所述存储器模块执行数据校正。
10.根据权利要求9所述的方法，还包括：
基于存储在存储器模块的串行存在检测芯片中的DQ组信息来确定所述存储器模块是否被DQ分组。
11.根据权利要求9所述的方法，其中，所述分组的步骤包括：基于用于管理DQ组的DQ组管理信息，将存储器芯片中的每一个识别为数据总线宽度等于校正数据宽度的至少一个DQ组存储器芯片。
12.根据权利要求9所述的方法，其中，
所述存储器芯片包括错误校正码存储器芯片，其被构造为存储奇偶校验数据和循环冗余码数据，并且
所述执行数据校正的步骤包括，
基于所述循环冗余码数据搜索其中发生错误的错误码字，
定位所述错误码字中的错误比特，
从所述存储器芯片中确定包括所述错误比特的存储器芯片，以及
校正数据。
13.根据权利要求12所述的方法，其中，
定位错误比特的步骤包括：基于所述奇偶校验数据来搜索所述错误比特相对于所述错误码字的位置；
确定包括所述错误比特的存储器芯片的步骤包括：通过针对各个子字执行循环冗余码校验来搜索包括所述错误比特的存储器芯片，直到找到包括所述错误比特的存储器芯片，所述循环冗余码校验包括在所述错误比特的位置尝试数据校正，各个子字的数据总线宽度等于所述校正数据宽度；并且
校正数据的步骤包括：对确定的存储器芯片的错误比特的位置处的数据进行校正。
14.根据权利要求9所述的方法，其中，
所述多个存储器芯片包括具有第一数据总线宽度的第一存储器芯片，所述第一数据总线宽度为所述校正数据宽度的自然数N倍，其中，N是大于或等于2的自然数，并且
所述分组的步骤包括：将所述第一存储器芯片的DQ接触点分组为N个DQ组。
15.根据权利要求14所述的方法，其中，
所述多个存储器芯片还包括具有第二数据总线宽度的第二存储器芯片，所述第二数据总线宽度为所述校正数据宽度的自然数M倍，其中，M是大于或等于2的自然数，并且
所述分组的步骤包括：将所述第二存储器芯片的DQ接触点分组为M个DQ组。
16.一种存储器系统，包括：
多个存储器芯片；以及
存储器控制器，其被构造为存储关于所述多个存储器芯片的DQ组管理信息，所述存储器控制器包括：
错误校正码引擎，其连接至所述多个存储器芯片中的每一个的DQ接触点，所述错误校正码引擎被构造为关于被发送至所述DQ接触点的数据执行数据校正算法；以及
DQ组管理器，其被构造为将所述DQ接触点分组为对应于校正数据宽度的DQ组，并且存储用于管理所述DQ组的DQ组管理信息。
17.根据权利要求16所述的存储器系统，其中，
所述存储器控制器还被构造为：在错误校正模式下，基于所述DQ组管理信息将所述多个存储器芯片中的每一个识别为至少一个DQ组存储器装置，所述至少一个DQ组存储器装置的数据总线宽度等于所述校正数据宽度，并且
所述错误校正码引擎还被构造为基于所述DQ组关于所述DQ接触点的数据执行数据校正算法。
18.根据权利要求16所述的存储器系统，其中，
所述校正数据宽度为4比特，并且
所述数据校正算法包括x4单设备数据校正技术。
19.根据权利要求16所述的存储器系统，其中，所述DQ组管理信息包括：
DQ组地址信息，其包括分别对应于各DQ组的地址信息；以及映射表，在所述映射表中错误校正数据信息与所述DQ组地址信息匹配。
20.根据权利要求16所述的存储器系统，其中，所述错误校正码引擎被构造为在错误校正模式下执行错误检测和错误校正。
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