CN109299938B - 一种基于随机掩码防护的内存加密装置及其方法 - Google Patents

Abstract

本发明公开了一种基于随机掩码防护的内存加密装置及其方法。所述内存加密装置包括随机掩码生成电路、密钥生成电路和加密运算电路，随机掩码生成电路和密钥生成电路分别连接加密运算电路，其中，加密运算电路包括线性变换单元、非线性变换单元、掩码运算单元和寄存器。本发明在内存加密装置中引入实时可变的随机掩码，通过非线性变换中加入掩码运算或实时更改非线性对应关系，破坏明文加密运算过程中的功耗变化规律，削弱密文与明文之间的相关性，提高了内存加密装置的抗功耗分析能力和安全性。同时，也提高了算法轮函数的安全性，满足了低功耗需求。此外，本发明提供的内存加密方法输入数据位宽可配，可移植性强。

Description

一种基于随机掩码防护的内存加密装置及其方法

技术领域

本发明涉及集成电路安全技术领域，尤其涉及基于随机掩码防护的内存加密装置及其方法。

背景技术

移动支付技术的变革给人们的生活方式带来了巨大的变化。NFC支付、扫码支付、生物识别等支付方式的普及推动了智能卡技术的发展。由于智能卡应用场合的特殊性，针对智能卡的各种各样的攻击性现象层出不穷，因此智能卡安全性，尤其是其内存的安全性显得尤为重要。同时，智能卡存在低功耗的需求，其内存加密设计不仅要有足够高的安全等级以抵抗现有的各种攻击，而且要结构简洁清晰，运算量小。

目前，按照密码结构来划分，对称分组密码算法主要有Feistel密码结构和SPN密码结构。SPN密码结构，以PRESENT算法为例，参见图1所示。SPN密码结构中，非线性变换由S盒实现，数据变换包括非线性S盒混淆和线性行列变换，通过一定轮数的迭代实现数据的加密。

Feistel密码结构，以XTEA算法为例，参见图2所示。Feistel密码结构轮函数中非线性变换仅对部分数据进行操作，通常为整数加、异或等非线性操作。

这些标准轻量级加密算法直接应用在智能卡内存加密中存在以下局限性：一、抗功耗分析性能差。在SPN结构中非线性变换是固定关系式，在功耗分析攻击中，攻击者容易获取其中的非线性变换关系式。在Feistel结构中，非线性变换S盒在输入输出之间建立了固定的一一对应关系，在已知输入和输出的情况下，同样容易泄露S盒内容。二、不适用于某些低功耗应用场景。为满足特定的安全强度，轻量级对称加密算法的迭代轮数都是固定的，且通常为8轮以上，运算量大，不适用于低功耗应用。三、可移植性差。标准的轻量级对称加密算法分组长度为固定值，其中非线性运算和线性运算都是针对固定位宽数据进行设计的，在不同的应用平台之间可移植性较差。

发明内容

针对上述现有技术中存在的不足，本发明的目的是针对轻量级的对称分组密码算法进行研究与优化，提出了一种基于随机掩码防护的内存加密装置及其方法，通过随机掩码防护功能的引入，提高密码非线性变换的安全性，同时，减少了密码运算非线性和线性运算的迭代轮数。

为了达到上述技术目的，本发明所采用的技术方案是：

一种基于随机掩码防护的内存加密装置，所述内存加密装置包括随机掩码生成电路、密钥生成电路和加密运算电路，随机掩码生成电路和密钥生成电路分别连接加密运算电路，其中，加密运算电路包括线性变换单元、非线性变换单元、掩码运算单元和寄存器；

随机掩码生成电路包括随机数发生器，随机数发生器生成随机掩码，存储于寄存器中；

密钥生成电路，生成随机密钥，存储于寄存器中；

加密运算电路采用轮变换结构，由两轮及以上的轮变换组成，轮变换中包括线性变换和非线性变换，线性变换与非线性变换的形式、次序和次数不限；

加密运算电路开始工作后，先读取寄存器中的随机密钥和明文信息，进行线性变换运算，线性变换的结果输入非线性变换单元中，掩码运算单元读取随机掩码，进行掩码运算，掩码运算的结果输入非线性变换单元中，非线性变换单元读取线性变换的结果和掩码运算的结果进行非线性变换运算，非线性变换的结果输入线性变换单元中，随后，加密运算电路读取随机密钥和非线性变换的结果进行线性运算，并将线性运算结果存入寄存器，寄存器输入到下一次轮变换中，同时，加密运算电路依据应用需求，将轮变换进行重复指定次数，并最终将明文信息变换成密文信息。

优选地，所述掩码运算单元连接非线性变换单元和寄存器，寄存器连接线性变换单元，线性变换单元相互连接非线性变换单元。

优选地，所述掩码运算单元连接非线性变换单元和寄存器。

优选地，所述加密运算电路采用组合逻辑电路，在一个时钟周期内实现。

优选地，所述加密运算电路采用时序逻辑电路，分为两个或者两个以上的时钟周期实现。

一种基于随机掩码防护的内存加密方法，采用前述的内存加密装置，所述内存加密方法的具体步骤如下：

步骤1：系统上电，启动内存加密装置中的随机掩码生成电路；

步骤2：随机掩码生成电路中的随机数发生器产生随机数；

步骤3：随机数输入并存放于加密运算电路中的寄存器中；

步骤4：系统上电的同时，密钥生成电路生成随机密钥，随机密钥输入并存放于加密运算电路中的寄存器中；

步骤5：加密运算电路采用轮变换结构，包括线性变换和非线性变换，如下步骤5A~步骤5D为加密运算电路中的轮变换，轮变换中的线性和非线性变换形式、次序和次数不限；

步骤5A：加密运算电路先读取寄存器中的随机密钥和明文信息，进行线性变换运算，线性变换的结果输入非线性变换单元中；

步骤5B：加密运算电路中的掩码运算单元读取随机掩码和待加密数据，进行掩码运算，掩码运算的结果输入非线性变换单元中；

步骤5C：加密运算电路的非线性变换单元读取线性变换的结果和掩码运算的结果进行非线性变换运算，非线性变换的结果输入线性变换单元中；

步骤5D：加密运算电路读取随机密钥和非线性变换的结果进行线性运算，并将线性运算结果存入寄存器，寄存器输入到下一次轮变换中；

步骤6：依据应用需求，确定轮变换中轮函数迭代最大次数，重复步骤5A~步骤5D中轮函数迭代最大次数；

步骤7：加密运算电路执行轮变换轮函数迭代最大次数的运算结果即为密文信息。

本发明由于采用了上述基于随机掩码防护的内存加密装置及其方法，通过随机掩码生成电路生成实时可变的随机掩码，并在加密算法的非线性变换中加入随机掩码运算，所获得的有益效果是：

与传统加密方法相比，本发明所述内存加密装置及其方法有以下三点优势：

其一，在该加密装置中，随机数发生器生成数据的随机性保证了随机掩码的随机特性。实例中，由于每次系统上电时随机掩码都是与外部输入无关的随机数据，因此根据随机掩码生成的盒也是随机的。内存加密装置中的非线性对应关系不再是固定值，而是随着随机掩码变化而变化。破坏了明文数据加密运算过程中的内存加密装置功耗变化规律，削弱了密文数据与明文数据之间的相关性，与采用固定S盒的加密方法相比，该内存加密装置有更高的抗功耗分析能力和安全性。

其二，在本发明所述的内存加密方法中，随机掩码的存在增大了内存加密算法中非线性变换的随机性，从算法应用层面提高了整个加密方案的安全性，因此在满足加密算法扩散性和雪崩效应的前提下，可以根据实际系统功耗和安全的不同需求，相应减小或增加加密算法中的非线性和线性运算的迭代轮数，能够满足低功耗应用需求。

其三，本发明中的内存加密装置处理数据位宽不受限制，能够根据实际系统需求进行配置。当需加密的数据为8位时，加密算法中非线性变换和线性变换配置成相应位宽的变换关系，具有在不同应用平台上可移植性强的特点。

其四，本发明所述装置也适用于基于加法或逻辑与等非线性变换的加密算法。以XTEA算法为例，其轮函数表示参见图2所示，XTEA算法中的非线性变换为加法运算，即表达式Y=A+B，其中A为明文或与明文相关的某个中间值。加法运算过程中电路的功耗会泄露明文信息。在本发明所述加密装置中，随机掩码生成装置产生随机掩码M1，同时计算M2=A-M1（若A<M1，则M2=M1-A）。此时，非线性表达式Y=A+B，可以表示为Y1=M1+B，Y=Y1+M2.（若A<M1,则Y1=M1+B，Y=Y1-M2）。由于M1，M2均为随机数，且随着随机掩码的更新而更新，因此加法运算的操作数被随机化，其运算过程中电路的功耗与明文之间的规律被破坏，抗功耗分析能力得到提高。

下面结合附图和具体实施方式对本发明做进一步说明。

附图说明

图1是现有的SPN密码结构图。

图2是现有的Feistel密码结构图。

图3是本发明的内存加密装置结构框架图。

图4是本发明具体实施的组合逻辑实现加密运算电路示意图。

图5是本发明具体实施的时序逻辑实现加密运算电路示意图。

图6是本发明具体实施的随机掩码生成电路对S盒配置示意图。

图7是本发明具体实施的掩码运算单元对S盒更新的示意图。

图8是本发明的具体实施的内存加密方法流程图。

具体实施方式

参看图3所示，为本发明的内存加密装置结构框架图。本发明所述内存加密装置包括随机掩码生成电路、密钥生成电路和加密运算电路，随机掩码生成电路和密钥生成电路分别连接加密运算电路，其中，加密运算电路包括线性变换单元、非线性变换单元、掩码运算单元和寄存器，而且，掩码运算单元连接非线性变换单元和寄存器，寄存器连接线性变换单元，线性变换单元相互连接非线性变换单元；随机掩码生成电路包括随机数发生器，随机数发生器生成随机掩码，存储于寄存器中；密钥生成电路，生成随机密钥，存储于寄存器中。

加密运算电路采用轮变换结构，由两轮及以上的轮变换组成，轮变换中包括线性变换和非线性变换，线性变换与非线性变换的形式、次序和次数不限；加密运算电路开始工作后，先读取寄存器中的随机密钥和明文信息，进行线性变换运算，线性变换的结果输入非线性变换单元中，掩码运算单元读取随机掩码，进行掩码运算，掩码运算的结果输入非线性变换单元中，非线性变换单元读取线性变换的结果和掩码运算的结果进行非线性变换运算，非线性变换的结果输入线性变换单元中，随后，加密运算电路读取随机密钥和非线性变换的结果进行线性运算，并将线性运算结果存入寄存器，寄存器输入到下一次轮变换中，同时，加密运算电路依据应用需求，将轮变换进行重复指定次数，并最终将明文信息变换成密文信息。

参看图4所示，为本发明具体实施的组合逻辑实现加密运算电路示意图。该加密运算电路在一个时钟周期内完成组合逻辑加密运算。加密运算电路由两轮轮变换组成，每轮轮变换依次完成一次线性变换、一次非线性变换和一次线性变换。Y1和Y2分别表示第1轮和第2轮轮变换的运算结果，Y2同时也是加密后的密文。

参看图5所示，本发明具体实施的时序逻辑实现加密运算电路示意图。加密运算电路分为多个周期实现时序逻辑加密运算。该加密运算电路由n(n≥2)轮轮变换组成，完成一次加密运算需要n个时钟周期。Ym和Yn分别表示第m(1≤m＜n)轮和第n轮轮变换的运算结果，Yn同时也是加密后的密文。多路选择器用于选择轮变换的输入，第1轮轮变换的输入为明文，其他为Ym。

线性变换包括异或、位置换等多种运算方式，加密运算电路中线性变换的形式因算法而异。以位置换为例，数据变换关系如下表1所示，第i位的数据经过置换后成为第P(i)位。

加密运算电路中的非线性变换可以有多种形式，整数加、S盒、逻辑与等运算是轻量级加密算法中常见的非线性变换。以S盒为例，加密运算电路对S盒进行随机掩码保护，S盒配置流程参见图6，为本发明具体实施的随机掩码生成电路对S盒配置示意图。

参见图6所示，S盒配置流程中，以4x4规模的S盒为例。S盒更新前和更新后分别记作Sbox和Sbox’。Sbox的输入输出关系参见如下表2，表2 为未受随机掩码保护的4x4 S盒Sbox。

参见图7所示，为本发明具体实施的掩码运算单元对S盒更新示意图。其中，掩码运算单元由两输入的异或电路实现，异或电路的一个输入为随机掩码M，另一个输入为整数0到15。掩码运算电路作用于更新前的S盒Sbox，生成带随机掩码的S盒Sbox’。输入0到15的整数S_i与输出0到15的整数S_o之间的对应关系，即更新后的S盒存放于寄存器Reg中。随机掩码M、输入数据S_i和Sbox’的对应关系为Sbox’(S_i)=Sbox(S_i^M)。以M等于4’h1为例，Sbox’参见如下表3，表3 为引入随机掩码后M=4’h1时的4x4 S盒Sbox’。

当进行内存数据加密时，加密运算电路实时生成随机数K，作为加密密钥，加密运算电路读取加密密钥和寄存器Reg中的S盒信息，通过迭代一定轮数的轮变换，完成加密运算。

参见图8所示，为本发明的具体实施的内存加密方法流程图，所述内存加密方法的具体步骤如下：

步骤1：系统上电，启动内存加密装置中的随机掩码生成电路；

步骤2：随机掩码生成电路中的随机数发生器产生32位随机数Mask，并作为随机掩码输入加密运算电路中的掩码运算单元中；

步骤3：加密运算电路中的掩码运算单元读取随机掩码Mask，并使Mask分别与整数0~15进行按位异或运算，完成掩码运算，运算结果M_XOR0~M_XOR15输入S盒变换单元中；

步骤4：加密运算电路的4x4规模的S盒变换单元Sbox分别读取M_XOR0~M_XOR15，进行S盒变换运算，运算结果S0~S15分别存放在寄存器RS0~RS15中。寄存器的序号0~15和寄存器值之间的对应关系形成新的S盒Sbox’；

步骤5：系统上电的同时，密钥生成电路生成64位随机密钥Key，随机密钥Key的高32位和低32位分别记为Key_H和Key_L。Key_H和Key_L输入并分别存放于加密运算电路中的寄存器Reg1，寄存器Reg2中；

步骤6：加密运算电路读取Reg1中的随机密钥Key_H和32位明文信息P，进行按位异或运算，完成线性变换，运算结果K_XOR输入非线性运算单元中；

步骤7：加密运算电路的非线性运算单元读取K_XOR，将其由低位到高位分为4个位宽为4的数K_XOR_0，K_XOR_1，K_XOR_2，K_XOR_3。S盒Sbox’分别读取这四个数，进行S盒变换，完成非线性变换。运算结果S_O_0~S_O_3由低位到高位拼接成32位数S_O输入P变换单元中；

步骤8：加密运算电路的P变换单元读取S_O，进行P变换，完成线性变换，运算结果P_O作为步骤5的输入，输入按位异或运算单元中；

步骤9：将步骤6~步骤8重复执行1次，其中步骤6的输入数据替换为Reg2中的随机密钥Key_L和步骤8的P变换运算结果P_O；

步骤10：加密运算电路执行P变换运算结果P_O即为32位明文P对应的32位密文C。

随机掩码的更新方式和频率可以根据系统安全需求来设置。比如，一、在系统上电时更新随机掩码M。即系统每次上电后，内存加密装置中的非线性变换关系都是不同的。在上电后，系统的运行周期中，非线性变换关系是固定的。二、在系统上电后，每隔特定的时间T，系统通过随机数发生器自动更新随机掩码。时间间隔T可以根据系统实际安全需求来配置。

密钥的生成方式有多种形式，可以根据系统的设计目标来选择。比如，在系统功耗要求比较高的情况下，直接采用随机掩码作为随机密钥，以减小内存加密装置的功耗；在安全性要求较高的系统中，将随机数经过一系列变换生成最后的密钥。

本发明并不限于上文讨论的实施方式，以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围；以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。

Claims (6)

1.一种基于随机掩码防护的内存加密装置，其特征在于，所述内存加密装置包括随机掩码生成电路、密钥生成电路和加密运算电路，随机掩码生成电路和密钥生成电路分别连接加密运算电路，其中，加密运算电路包括线性变换单元、非线性变换单元、掩码运算单元和寄存器；

随机掩码生成电路包括随机数发生器，随机数发生器生成随机掩码，存储于寄存器中；

密钥生成电路，生成随机密钥，存储于寄存器中；

加密运算电路采用轮变换结构，由两轮及以上的轮变换组成，轮变换中包括线性变换和非线性变换，线性变换与非线性变换的形式、次序和次数不限；

加密运算电路开始工作后，先读取寄存器中的随机密钥和明文信息，进行线性变换运算，线性变换的结果输入非线性变换单元中，掩码运算单元读取随机掩码，进行掩码运算，掩码运算的结果输入非线性变换单元中，非线性变换单元读取线性变换的结果和掩码运算的结果进行非线性变换运算，非线性变换的结果输入线性变换单元中，随后，加密运算电路读取随机密钥和非线性变换的结果进行线性运算，并将线性运算结果存入寄存器，寄存器输入到下一次轮变换中，同时，加密运算电路依据应用需求，将轮变换进行重复指定次数，并最终将明文信息变换成密文信息。

2.如权利要求1所述的基于随机掩码防护的内存加密装置，其特征在于，所述掩码运算单元连接非线性变换单元和寄存器，寄存器连接线性变换单元，线性变换单元相互连接非线性变换单元。

3.如权利要求1所述的基于随机掩码防护的内存加密装置，其特征在于，所述掩码运算单元连接非线性变换单元和寄存器。

4.如权利要求1所述的基于随机掩码防护的内存加密装置，其特征在于，所述加密运算电路采用组合逻辑电路，在一个时钟周期内实现。

5.如权利要求1所述的基于随机掩码防护的内存加密装置，其特征在于，所述加密运算电路采用时序逻辑电路，分为两个或者两个以上的时钟周期实现。

6.一种基于随机掩码防护的内存加密方法，采用如权利要求1所述的内存加密装置，其特征在于，所述内存加密方法的具体步骤如下：

步骤1：系统上电，启动内存加密装置中的随机掩码生成电路；

步骤2：随机掩码生成电路中的随机数发生器产生随机数；

步骤3：随机数输入并存放于加密运算电路中的寄存器中；

步骤4：系统上电的同时，密钥生成电路生成随机密钥，随机密钥输入并存放于加密运算电路中的寄存器中；

步骤5：加密运算电路采用轮变换结构，包括线性变换和非线性变换，如下步骤5A~步骤5D为加密运算电路中的轮变换，轮变换中的线性和非线性变换形式、次序和次数不限；

步骤5A：加密运算电路先读取寄存器中的随机密钥和明文信息，进行线性变换运算，线性变换的结果输入非线性变换单元中；

步骤5B：加密运算电路中的掩码运算单元读取随机掩码和待加密数据，进行掩码运算，掩码运算的结果输入非线性变换单元中；

步骤5C：加密运算电路的非线性变换单元读取线性变换的结果和掩码运算的结果进行非线性变换运算，非线性变换的结果输入线性变换单元中；

步骤5D：加密运算电路读取随机密钥和非线性变换的结果进行线性运算，并将线性运算结果存入寄存器，寄存器输入到下一次轮变换中；

步骤6：依据应用需求，确定轮变换中轮函数迭代最大次数，重复步骤5A~步骤5D中轮函数迭代最大次数；

步骤7：加密运算电路执行轮变换轮函数迭代最大次数的运算结果即为密文信息。

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