CN109239679B - 一种可智能压缩的雷达信号处理系统及验证方法 - Google Patents

Abstract

本发明一种可智能压缩的雷达信号处理系统及验证方法，系统包括动态去直流模块、雷达回波功率检测控制模块、工作参数提取模块、DDR参数化模块和BAQ参数化模块。动态去直流模块可智能对系统中直流分量进行动态消除，雷达回波功率检测控制模块能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，工作参数提取模块可提取上位机控制界面设置的雷达工作模式参数，根据工作参数提取模块提取的工作参数，分别对DDR缓存模块和BAQ压缩模块进行参数化配置，使压缩系统工作在设置的雷达工作模式下。该系统提高了雷达回波信号BAQ压缩算法适应复杂环境的能力，增强了雷达信号处理压缩系统的实用性。

Description

一种可智能压缩的雷达信号处理系统及验证方法

技术领域

本发明涉及雷达信号处理领域，特别涉及一种可智能压缩的雷达信号处理系统及验证方法。

背景技术

随着雷达技术的发展，雷达信号处理器的采样速率不断提高，ADC采集后的数据量急剧增大，数据最终存储在固态存储器中，为了缓解固态存储器的存储容量和数据下传速率及时间的压力，必须对采集后雷达回波数据进行压缩处理，因此一种可智能压缩的雷达信号处理系统成了一项亟待解决的难题。

传统的雷达信号处理压缩系统，其主要问题在于：在进行BAQ压缩前，仅进行固定直流的消除，一旦雷达信号处理系统中直流随外部条件变化而改变，则会残余较大直流分量，对BAQ压缩算法性能造成较大影响。另外，传统的雷达信号处理压缩系统未根据系统实际工作情况，对输入雷达回波功率大小进行自适应调整，当输入雷达回波信号功率过大或过小时，经过BAQ压缩后，雷达回波信号无法正常恢复出原始信号波形。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提出了一种可智能压缩的雷达信号处理系统，对系统中直流分量进行动态消除，有效的解决系统中直流随外部条件变化而改变的问题，该系统还能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，并且该系统兼容多种BAQ压缩算法的硬件实现。该系统实现简单，资源消耗少，测试方便快捷，具有智能化和通用性的特点，提高了雷达回波信号BAQ压缩算法适应复杂环境的能力，增强了雷达信号处理压缩系统的实用性。

本发明解决的技术方案是：一种可智能压缩的雷达信号处理系统，包括：雷达接收机、ADC芯片、FPGA、并串转换芯片、固态存储器；

雷达接收机，从外部接收的雷达回波信号，对该信号进行滤波、放大后，根据雷达回波功率监测控制模块反馈的雷达回波功率控制码，对雷达接收机放大后的模拟回波信号功率进行衰减后输出，送至ADC芯片；

ADC芯片对输入的模拟回波信号进行模数转换，得到雷达数字回波信号送给FPGA；由FPGA实时监测ADC芯片变换后的雷达数字回波信号的数值，雷达数字回波信号的数值控制FPGA输出的雷达回波功率控制码，将雷达回波功率控制码反馈给雷达接收机；

FPGA接收到外部触发信号时，从ADC芯片输出的雷达数字回波信号中抽取噪声部分的数值，根据抽取噪声部分的数值，求取直流分量送至ADC控制模块；

FPGA将雷达数字回波信号进行降速处理后，再减去直流分量，得到无直流分量的雷达数字回波信号；同时，FPGA提取上位机设置的工作模式参数，根据工作模式参数产生缓存控制指令，进行DDR缓存参数化配置，将无直流分量的雷达数字回波信号根据写控制设置进行DDR缓存；FPGA根据输入的工作模式参数产生压缩控制指令，根据读控制设置，从DDR缓存中读取无直流分量的雷达数字回波信号，并根据压缩控制指令对无直流分量的雷达数字回波信号进行BAQ压缩形成码流，将压缩后的码流送至并串转换芯片进行并串转换，得到串行信号送至固态存储器进行存储。

雷达数字回波信号的数值控制FPGA输出的雷达回波功率控制码，将雷达回波功率控制码反馈给雷达接收机，实现对雷达接收机输出的模拟回波信号功率进行衰减控制，具体步骤如下：

对FPGA接收到的雷达数字回波信号的数值与设定上门限和下门限进行比较，并计算出高于上门限(优选上门限为225，AD满量程256×88％)的个数N_up和低于下门限(优选下门限为45，，AD满量程256×17％)的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数(优选超过设定最大门限的个数N_up>N×1％)时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数(优选低于设定最小门限的个数N_down<N×23％)，控制FPGA输出的雷达回波功率控制码，使接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数(优选超过设定最大门限的个数N_up≤N×1％)，且低于设定最小门限的个数(优选低于设定最小门限的个数N_down≥N×23％)时，不改变功率控制码。

ADC芯片输出的雷达数字回波信号，包括连续的脉冲，相邻两个脉冲之

FPGA提取上位机设置的工作模式参数，包括采样脉冲长度(即ADC模块采样的采样脉冲长度)、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数、BAQ压缩比参数；将采样脉冲长度(ADC模块采样的采样脉冲长度)、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数送至DDR参数化模块，将所有工作模式参数送至BAQ参数化模块。

雷达回波功率监测控制模块输出的雷达回波功率控制码为八位并行数据，雷达接收机在系统第一次工作时，雷达回波功率监测控制模块输出的雷达回波功率控制码为上电默认值x”00”，不对雷达接收机输出的模拟回波信号进行衰减，在系统工作后，雷达回波功率控制码的数值代表需要对接收机的当前输出的模拟回波功率衰减量。

雷达接收机输出的模拟回波信号为模拟线性调频信号，雷达接收机在系统第一次工作时其峰值功率能够达到1dBm，在工作过程中输出功率值随雷达回波特性而变化，最大输出峰值功率为1dBm。

FPGA，包括：动态去直流模块、雷达回波功率监测控制模块、ADC控制模块、DDR缓存、BAQ压缩模块、工作参数提取模块、DDR参数化模块、BAQ参数化模块；

雷达接收机，接收雷达回波功率监测控制模块反馈的雷达回波功率控制码，雷达接收机在系统第一次工作时，雷达回波功率监测控制模块输出的雷达回波功率控制码为上电默认值x”00”，不对雷达接收机输出的模拟回波信号进行衰减，输出一个默认模拟回波信号，为模拟线性调频信号，其峰值功率为1dBm，在系统工作后，雷达回波功率控制码的数值代表需要对接收机的当前输出的模拟回波功率衰减量，若系统工作后，上一帧模拟回波功率为P，当前雷达回波功率控制码为x”03”,则当前模拟回波输出功率为(P-3)dBm；

雷达接收机，从外部接收的雷达回波信号，对该信号进行滤波、放大后，根据反馈的雷达回波功率控制码，对雷达接收机放大后的模拟回波信号功率进行衰减后输出，送至ADC芯片；

ADC芯片对输入的模拟回波信号进行模数转换，得到雷达数字回波信号送给FPGA中的动态去直流模块、雷达回波功率监测控制模块、ADC控制模块；

雷达回波功率监测控制模块，对接收到的雷达数字回波信号的数值与设定上门限和下门限进行比较，并计算出高于上门限225(AD满量程256×88％)的个数N_up和低于下门限45(AD满量程256×17％)的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down<N×23％，控制FPGA输出的雷达回波功率控制码，使接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up≤N×1％，且低于设定最小门限的个数N_down≥N×23％时，不改变功率控制码。；

ADC芯片输出的雷达数字回波信号，包括连续的脉冲，相邻两个脉冲之间有噪声；

动态去直流模块接收到外部触发信号时，从触发信号下降沿开始从ADC芯片输出的雷达数字回波信号中抽取8192个噪声样本的数值，对抽取的雷达数字回波信号样本采用累加取平均的方法求取均值即直流分量，将求取直流分量送至ADC控制模块；

ADC控制模块，先将雷达数字回波信号使用FPGA内部IP核进行降速处理，再减去直流分量，得到无直流分量的雷达数字回波信号，送至DDR缓存；

工作参数提取模块提取上位机设置的工作模式参数，包括采样脉冲长度(即ADC模块采样的采样脉冲长度)、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数、BAQ压缩比参数；将采样脉冲长度(ADC模块采样的采样脉冲长度)、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数送至DDR参数化模块，将所有工作模式参数送至BAQ参数化模块。；

DDR参数化模块，根据输入的工作模式参数产生缓存控制指令，缓存控制指令里包含参数化配置的方案和读写控制设置的方案，其中参数化配置的方案根据输入的采样脉冲长度和BAQ压缩分块参数配置DDR缓存的存储深度和缓存分块数量，读写控制设置的方案根据输入的脉冲重频参数、脉冲延时参数和BAQ压缩分块参数设置DDR缓存的读写的时间间隔及读写的分块地址，DDR缓存根据缓存控制指令进行参数化配置，将无直流分量的雷达数字回波信号根据写控制设置进行缓存；

BAQ参数化模块，根据输入的工作模式参数产生压缩控制指令，压缩控制指令里包含BAQ参数化设置的方案，BAQ参数化设置的方案根据输入的工作模式参数设置BAQ压缩模块的压缩数据长度、压缩数据间隔、压缩缓存块大小和压缩比参数，送至BAQ压缩模块；

BAQ压缩模块根据读控制设置，从DDR缓存中读取无直流分量的雷达数字回波信号，并根据压缩控制指令进行BAQ压缩形成码流，将压缩后的码流送至并串转换芯片；

串转换芯片，将压缩后的码流进行并串转换，得到串行信号送至固态存储器进行存储。当需要对并行码流信号进行性能分析时，能够从固态存储器中提取出并行码流信号到个人计算机。

8、根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：FPGA实时监测ADC芯片变换后的雷达数字回波信号的数值，具体为：接收机输出的模拟回波信号，经过量化位数为8位的ADC芯片变换后，转换成为0～255之间雷达数字回波信号的数值，FPGA根据外部输入的触发信号接收缓存雷达数字回波信号；

ADC控制模块降速处理中使用FPGA内部IP核为ISEDES核，ISEDES核具体参数设置如下：数据模式为DDR模式，数据降速率为1/4，数据时钟和降速时钟分别为ADC芯片的数据伴随时钟和数据伴随时钟的二分频时钟；

外部触发信号具体为正脉冲类型上升沿触发，优选正脉冲宽度为200ns，脉冲重复频率范围优选为4KHz～7KHz之间，触发电平类型优选为LVTTL；

动态去直流模块当前雷达回波脉冲选取的样本为下一个雷达回波脉冲区域外的噪声信号，样本数优选为8192个采样点，第一个雷达回波脉冲去直流采用减去固定直流分量的方法实现。

优选雷达回波功率检测控制模块当前功率控制码为M，当监测到雷达数字回波信号的数值超过设定最大门限的个数(优选超过设定最大门限的个数N_up>N×1％)时，控制FPGA输出的雷达回波功率控制码优选为M+3，使雷达接收机输出的模拟回波信号功率减小3dBm，当监测到雷达数字回波信号的数值低于设定最小门限的个数(优选低于设定最小门限的个数N_down<N×23％)时，控制FPGA输出的雷达回波功率控制码优选为M-3，使接收机输出的模拟回波信号功率增加3dBm；当监测到雷达数字回波信号的数值超过设定最大门限的个数(优选超过设定最大门限的个数N_up≤N×1％)，且低于设定最小门限的个数(优选低于设定最小门限的个数N_down≥N×23％)时，保持当前功率控制码M不变。

DDR参数化模块中压缩数据块划分优选支持32*32和64*64(32*32和64*64分别是指距离向*方位向)的数据块划分。

BAQ参数化模块优选支持8:4和8:3两种压缩比的BAQ压缩算法。

一种可智能压缩的雷达信号处理系统的验证方法，步骤如下：

(1)在FPGA中增加ADC控制模块、动态去直流模块和雷达回波功率监测控制模块，将ADC控制模块、动态去直流模块和雷达回波功率监测控制模块设置在ADC芯片和DDR缓存模块之间；

(2)验证由雷达接收机、ADC芯片、雷达回波功率监测控制模块、ADC控制模块、DDR缓存、BAQ压缩模块、并串转换芯片和固态存储器组成的雷达回波功率智能调整系统功能是否正常工作时，雷达接收机输出的模拟回波信号功率随雷达回波信号特性动态变化，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至雷达回波功率监测控制模块和ADC控制模块。

(3)雷达回波功率监测控制模块，对接收到的雷达数字回波信号的数值与设定上门限和下门限进行比较，并计算出高于上门限225(AD满量程256×88％)的个数N_up和低于下门限45(AD满量程256×17％)的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down<N×23％，控制FPGA输出的雷达回波功率控制码，使接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up≤N×1％，且低于设定最小门限的个数N_down≥N×23％时，不改变功率控制码。

(4)ADC控制模块，先将雷达数字回波信号使用FPGA内部IP核进行降速处理，送至DDR缓存，BAQ压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的雷达数字回波信号进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储；

(5)将固态存储器存储的数据提取到个人计算机，进行解BAQ压缩处理，恢复雷达数字回波信号数值，统计数值中出现波峰饱和数值255的个数N1和波谷饱和数值0的个数N2，雷达数字回波信号数值总个数N，若(N1+N2)/N≤1‰，则判定雷达回波功率智能调整系统功能工作正常，若(N1+N2)/N＞1‰，则判定雷达回波功率智能调整系统功能工作不正常；

(6)验证由雷达接收机、ADC芯片、动态去直流模块模块、ADC控制模块、DDR缓存、BAQ压缩模块、并串转换芯片和固态存储器组成的可智能压缩系统的动态去直流功能是否正常工作时，雷达接收机从外部接收的雷达回波信号，对该信号进行滤波、放大后，送至ADC芯片，ADC芯片对输入的模拟回波信号进行模数转换，得到雷达数字回波信号送给FPGA中的动态去直流模块、ADC控制模块；

(7)动态去直流模块接收到外部触发信号时，从触发信号下降沿开始从ADC芯片输出的雷达数字回波信号中抽取8192个噪声样本的数值，对抽取的雷达数字回波信号样本采用累加取平均的方法求取均值即直流分量，将求取直流分量送至ADC控制模块；

(8)ADC控制模块，先将雷达数字回波信号使用FPGA内部IP核进行降速处理，再减去直流分量，得到无直流分量的雷达数字回波信号，送至DDR缓存，BAQ压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的雷达数字回波信号进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储；

(9)将固态存储器存储的数据提取到个人计算机，进行解BAQ压缩处理，恢复雷达数字回波信号数值，求取雷达数字回波信号的均值M，同时进行数模转换，得到模拟信号，将该模拟信号与ADC芯片接收的雷达模拟回波信号对比，若比对相同且雷达数字回波信号均值M≤4，则判定可智能压缩系统的动态去直流功能正常工作，若比对不相同或雷达数字回波信号均值M＞4，则判定可智能压缩系统的动态去直流功能工作不正常；

本发明与现有技术相比的优点在于：

(1)本发明方法与现有技术相比，通过在FPGA内编程实现动态去直流模块，对系统中直流分量进行动态消除，有效的解决系统中直流随外部条件变化而改变的问题；

(2)本发明方法与现有技术相比，通过在FPGA内编程实现雷达回波功率监测控制模块，能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，确保输入信号满足BAQ压缩要求的正态分布特性；

(3)本发明方法与现有技术相比，在FPGA内编程实现工作参数提取模块、DDR参数化模块和BAQ参数化模块，根据上位机上注的工作模式参数，提取相应的BAQ压缩工作参数，分别对DDR缓存模块和BAQ压缩模块参数进行参数化配置，使系统兼容多种BAQ压缩算法；

(4)本发明方法实现简单，资源消耗少，测试方便快捷，具有智能化和通用性的特点，提高了雷达回波信号BAQ压缩算法适应复杂环境的能力，增强了雷达信号处理压缩系统的实用性。

附图说明

图1是本发明雷达信号处理压缩系统数据流框图。

图2是本发明增加智能化模块后雷达信号处理压缩系统框图

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的描述：

本发明涉及一种可智能压缩的雷达信号处理系统，该系统应用于星载SAR成像系统，本发明方法通过在FPGA内增加动态去直流模块、雷达回波功率检测控制模块、工作参数提取模块、DDR参数化模块和BAQ参数化模块。动态去直流模块可智能对系统中直流分量进行动态消除，雷达回波功率检测控制模块能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，工作参数提取模块可提取上位机控制界面设置的雷达工作模式参数，DDR参数化模块和BAQ参数化模块根据工作参数提取模块提取的工作参数，分别对DDR缓存和BAQ压缩模块进行参数化配置，使压缩系统工作在设置的雷达工作模式下。该系统实现简单，资源消耗少，测试方便快捷，具有智能化和通用性的特点，提高了雷达回波信号BAQ压缩算法适应复杂环境的能力，增强了雷达信号处理压缩系统的实用性

本发明一种可智能压缩的雷达信号处理系统，包括：雷达接收机、ADC芯片、FPGA、并串转换芯片、固态存储器；

雷达接收机，从外部接收的雷达回波信号，对该信号进行滤波、放大后，根据雷达回波功率监测控制模块反馈的雷达回波功率控制码，对雷达接收机放大后的模拟回波信号功率进行衰减后输出，送至ADC芯片；雷达接收机输出的模拟回波信号为模拟线性调频信号，雷达接收机在系统第一次工作时其峰值功率能够达到优选的1dBm，在工作过程中输出功率值随雷达回波特性而变化，最大输出峰值功率为优选的1dBm；

ADC芯片对输入的模拟回波信号进行模数转换，优选经过量化位数为8位的ADC芯片变换后，转换成为0～255之间雷达数字回波信号的数值得送给FPGA，ADC芯片输出的雷达数字回波信号，包括连续的脉冲，相邻两个脉冲之间有噪声；

FPGA，包括：动态去直流模块、雷达回波功率监测控制模块、ADC控制模块、DDR缓存、BAQ压缩模块、工作参数提取模块、DDR参数化模块、BAQ参数化模块；

雷达回波功率监测控制模块输出的雷达回波功率控制码为八位并行数据，雷达接收机在系统第一次工作时，雷达回波功率监测控制模块输出的雷达回波功率控制码为上电默认值优选为x”00”，不对雷达接收机输出的模拟回波信号进行衰减。系统工作后，雷达回波功率监测控制模块对FPGA接收到的雷达数字回波信号的数值与设定上门限和下门限进行比较，并计算出高于上门限优选为225(优选AD满量程256×88％)的个数N_up和低于下门限优选为45(优选AD满量程256×17％)的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数优选为N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数优选为N_down<N×23％，控制FPGA输出的雷达回波功率控制码，使接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数优选为N_up≤N×1％，且低于设定最小门限的个数优选为N_down≥N×23％时，不改变功率控制码；

动态去直流模块接收到外部触发信号时，从触发信号下降沿开始从ADC芯片输出的雷达数字回波信号中抽取8192个噪声样本的数值，对抽取的雷达数字回波信号样本采用累加取平均的方法求取均值即直流分量，将求取直流分量送至ADC控制模块；

ADC控制模块将雷达数字回波信号进行降速处理后，再减去直流分量，得到无直流分量的雷达数字回波信号；同时，FPGA提取上位机设置的工作模式参数，包括采样脉冲长度(ADC模块采样的采样脉冲长度)、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数、BAQ压缩比参数；将采样脉冲长度(ADC模块采样的采样脉冲长度)、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数送至DDR参数化模块，根据工作模式参数产生缓存控制指令，进行DDR缓存参数化配置，将无直流分量的雷达数字回波信号根据写控制设置进行DDR缓存；将所有工作模式参数送至BAQ参数化模块，FPGA根据输入的工作模式参数产生压缩控制指令，根据读控制设置，从DDR缓存中读取无直流分量的雷达数字回波信号，并根据压缩控制指令对无直流分量的雷达数字回波信号进行BAQ压缩形成码流，将压缩后的码流送至并串转换芯片进行并串转换，得到串行信号送至固态存储器进行存储。

DDR参数化模块，根据输入的工作模式参数产生缓存控制指令，缓存控制指令里包含参数化配置的方案和读写控制设置的方案，其中参数化配置的方案根据输入的采样脉冲长度和BAQ压缩分块参数配置DDR缓存的存储深度和缓存分块数量，读写控制设置的方案根据输入的脉冲重频参数、脉冲延时参数和BAQ压缩分块参数设置DDR缓存的读写的时间间隔及读写的分块地址，DDR缓存根据缓存控制指令进行参数化配置，将无直流分量的雷达数字回波信号根据写控制设置进行缓存；

BAQ参数化模块，根据输入的工作模式参数产生压缩控制指令，压缩控制指令里包含BAQ参数化设置的方案，BAQ参数化设置的方案根据输入的工作模式参数设置BAQ压缩模块的压缩数据长度、压缩数据间隔、压缩缓存块大小和压缩比参数，送至BAQ压缩模块；

BAQ压缩模块根据读控制设置，从DDR缓存中读取无直流分量的雷达数字回波信号，并根据压缩控制指令进行BAQ压缩形成码流，将压缩后的码流送至并串转换芯片；

串转换芯片，将压缩后的码流进行并串转换，得到串行信号送至固态存储器进行存储。当需要对并行码流信号进行性能分析时，能够从固态存储器中提取出并行码流信号到个人计算机。

所述的ADC控制模块降速处理中使用FPGA内部IP核为ISEDES核，ISEDES核具体参数设置如下：数据模式为DDR模式，数据降速率为1/4，数据时钟和降速时钟分别为ADC芯片的数据伴随时钟和数据伴随时钟的二分频时钟；

所述的外部触发信号具体为正脉冲类型上升沿触发，正脉冲宽度为200ns，脉冲重复频率优选为4KHz～7KHz之间，触发电平类型为LVTTL；

所述的动态去直流模块当前雷达回波脉冲选取的样本为下一个雷达回波脉冲区域外的噪声信号，样本数优选为8192个采样点，第一个雷达回波脉冲去直流采用减去固定直流分量的方法实现。

所述的雷达回波功率检测控制模块当前功率控制码为M，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码优选为M+3，使雷达接收机输出的模拟回波信号功率减小优选为3dBm，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down<N×23％时，控制FPGA输出的雷达回波功率控制码优选为M-3，使接收机输出的模拟回波信号功率增加优选为3dBm；当监测到雷达数字回波信号的数值超过设定最大门限的个数优选为N_up≤N×1％，且低于设定最小门限的个数优选为N_down≥N×23％时，保持当前功率控制码M不变。

DDR参数化模块中压缩数据块划分优选支持32*32和64*64(距离向*方位向)的数据块划分。

BAQ参数化模块优选支持8:4和8:3两种压缩比的BAQ压缩算法。

本发明主要针对一种可智能压缩的雷达信号处理系统，如图1所示，该系统包括：雷达接收机、ADC芯片、DDR缓存、BAQ压缩模块、并串转换芯片和固态存储器；DDR缓存、数据压缩模块在FPGA中；

ADC芯片接收雷达模拟回波信号，并将该雷达模拟回波信号进行模数转换为雷达数字回波信号送至DDR缓存模块；

DDR缓存，将ADC芯片送来的雷达数字回波信号进行存储，即DDR缓存模块：包括两个DDR；分别DDR1和DDR2；将DDR1划分为32个存储区域(以32*32(距离向*方位向)压缩块划分为例)，将DDR2划分为32个存储区域；雷达数字回波信号包含多个脉冲，优选方案为每个脉冲包括16384个以上的数据，将雷达数字回波信号中的脉冲每64个分成一组，形成多组脉冲，第一组中的前32个脉冲按时间顺序依次分别存储到DDR1的1～32个对应的区域中，将第一组中的后32个脉冲按时间顺序依次分别存储到DDR2的1～32个对应的区域中，数据压缩模块读取DDR1的1～32区域中每个区域的前32个数据，顺序排列形成数据序列11，读取DDR1的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列12，读取DDR1的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列13，....，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR1中的所有数据读完，形成M1个数据序列；

然后，数据压缩模块读取DDR2的1～32区域中每个区域的前32个数据，顺序排列形成数据序列21，读取DDR2的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列22，读取DDR2的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列23，....，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR2中的所有数据读完，形成M2个数据序列；

在读取DDR1、DDR2中的所有数据的同时，第二组中的前32个脉冲按时间顺序依次分别存储到DDR1的1～32个对应的区域中，将第二组中的后32个脉冲按时间顺序依次分别存储到DDR2的1～32个对应的区域中，数据压缩模块读取DDR1的1～32区域中每个区域的前32个数据，顺序排列形成数据序列11，读取DDR1的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列12，读取DDR1的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列13，....，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR1中的所有数据读完，形成M1个数据序列；

然后，数据压缩模块读取DDR2的1～32区域中每个区域的前32个数据，顺序排列形成数据序列21，读取DDR2的1～32区域中每个区域的33～64位数据，顺序排列形成数据序列22，读取DDR2的1～32区域中每个区域的65～96位数据，顺序排列形成数据序列23，....，以此类推每次读取1～32区域中每个区域的32位数据，直至DDR2中的所有数据读完，形成M2个数据序列；

以此类推，直至最后一组的32个脉冲存储至DDR1或DDR2，数据压缩模块读取DDR1或DDR2中的所有数据，形成M1或M2个数据序列；

BAQ压缩模块，不断读取DDR缓存模块送来的数据序列，对雷达数字回波信号形成的所有数据序列进行数据压缩，得到并行压缩数据，将并行压缩数据送至并串转换芯片；

并串转换芯片接收数据压缩模块送来的并行压缩数据，进行并串转换后得到高速(2Gbps以上的)串行压缩数据，送至固态存储器；

固态存储器，接收并串转换芯片送来的高速串行压缩数据，将压缩数据进行储存。

为克服现有技术的不足，提出了一种可智能压缩的雷达信号处理系统，对系统中直流分量进行动态消除，有效的解决系统中直流随外部条件变化而改变的问题，该系统还能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，并且该系统兼容多种BAQ压缩算法的硬件实现，如图2所示，其实现方法包括步骤如下：

(1)在FPGA中增加动态去直流模块和雷达回波功率检测控制模块，将动态去直流模块和雷达回波功率检测控制模块设置在ADC芯片和DDR缓存模块之间；雷达回波脉冲信号为线性调频信号；

(2)动态去直流模块在当前雷达回波脉冲触发信号到来时，计算当前脉冲雷达回波信号均值码求取直流分量，用于下一个脉冲雷达回波信号直流分量的去除，实现对系统中直流分量进行动态消除；动态去直流模块当前雷达回波脉冲选取的样本为下一个雷达回波脉冲区域外的噪声信号，样本数为8192个采样点，第一个雷达回波脉冲去直流采用减去固定直流分量的方法实现；

(3)雷达回波功率监测控制模块对FPGA接收到的雷达数字回波信号的数值与设定上门限和下门限进行比较，并计算出高于上门限225(AD满量程256×88％)的个数N_up和低于下门限45(AD满量程256×17％)的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down<N×23％，控制FPGA输出的雷达回波功率控制码，使接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up≤N×1％，且低于设定最小门限的个数N_down≥N×23％时，不改变功率控制码；

(4)在FPGA中增加工作参数提取模块、DDR参数化模块和BAQ参数化模块；

(5)工作参数提取模块提取上位机设置的工作模式参数，包括卫星位置、卫星波位、采样脉冲长度、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数、BAQ压缩比参数；

(6)DDR参数化模块根据工作模式参数，对DDR缓存模块进行参数化配置，按照工作模式参数要求对雷达数字回波信号进行数据缓存和压缩数据块划分；压缩数据块划分支持32*32和64*64(距离向*方位向)的数据块划分

(7)BAQ参数化模块根据工作模式参数，对BAQ压缩模块进行参数化配置，按照工作模式参数要求对DDR缓存模块输入的压缩数据块进行BAQ压缩；BAQ参数化模块支持8:4和8:3两种压缩比的BAQ压缩算法；

本发明通过在FPGA中编程实现动态去直流模块、雷达回波功率检测控制模块、工作参数提取模块、DDR参数化模块和BAQ参数化模块，对系统中直流分量进行动态消除，有效的解决系统中直流随外部条件变化而改变的问题，该系统还能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，并且该系统兼容多种BAQ压缩算法的硬件实现。该系统实现简单，资源消耗少，测试方便快捷，具有智能化和通用性的特点，提高了雷达回波信号BAQ压缩算法适应复杂环境的能力，增强了雷达信号处理压缩系统的实用性。

本发明通过在FPGA内编程实现动态去直流模块，对系统中直流分量进行动态消除，有效的解决系统中直流随外部条件变化而改变的问题；本发明通过在FPGA内编程实现雷达回波功率监测控制模块，能够根据不同应用环境场景的实际情况，对输入雷达回波功率大小进行适应性调整，确保输入信号满足BAQ压缩要求的正态分布特性；

本发明在FPGA内编程实现工作参数提取模块、DDR参数化模块和BAQ参数化模块，根据上位机上注的工作模式参数，提取相应的BAQ压缩工作参数，分别对DDR缓存模块和BAQ压缩模块参数进行参数化配置，使系统兼容多种BAQ压缩算法；本发明方法实现简单，资源消耗少，测试方便快捷，具有智能化和通用性的特点，提高了雷达回波信号BAQ压缩算法适应复杂环境的能力，增强了雷达信号处理压缩系统的实用性

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (10)

1.一种可智能压缩的雷达信号处理系统，其特征在于包括：雷达接收机、ADC芯片、FPGA、并串转换芯片、固态存储器；

雷达接收机，从外部接收的雷达回波信号，对该信号进行滤波、放大后，根据雷达回波功率监测控制模块反馈的雷达回波功率控制码，对雷达接收机放大后的模拟回波信号功率进行衰减后输出，送至ADC芯片；

ADC芯片对输入的模拟回波信号进行模数转换，得到雷达数字回波信号送给FPGA；由FPGA实时监测ADC芯片变换后的雷达数字回波信号的数值，雷达数字回波信号的数值控制FPGA输出的雷达回波功率控制码，将雷达回波功率控制码反馈给雷达接收机；

FPGA接收到外部触发信号时，从ADC芯片输出的雷达数字回波信号中抽取噪声部分的数值，根据抽取噪声部分的数值，求取直流分量送至ADC控制模块；

FPGA将雷达数字回波信号进行降速处理后，再减去直流分量，得到无直流分量的雷达数字回波信号；同时，FPGA提取上位机设置的工作模式参数，根据工作模式参数产生缓存控制指令，进行DDR缓存参数化配置，将无直流分量的雷达数字回波信号根据写控制设置进行DDR缓存；FPGA根据输入的工作模式参数产生压缩控制指令，根据读控制设置，从DDR缓存中读取无直流分量的雷达数字回波信号，并根据压缩控制指令对无直流分量的雷达数字回波信号进行BAQ压缩形成码流，将压缩后的码流送至并串转换芯片进行并串转换，得到串行信号送至固态存储器进行存储。

2.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：雷达数字回波信号的数值控制FPGA输出的雷达回波功率控制码，将雷达回波功率控制码反馈给雷达接收机，实现对雷达接收机输出的模拟回波信号功率进行衰减控制，具体步骤如下：

对FPGA接收到的雷达数字回波信号的数值与设定最大门限和最小门限进行比较，并计算出高于最大门限的个数N_up和低于最小门限的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down＜N×23％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up≤N×1％时，且低于设定最小门限的个数N_down≥N×23％时，不改变雷达回波功率控制码。

3.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：ADC芯片输出的雷达数字回波信号，包括连续的脉冲，相邻两个脉冲之间有噪声。

4.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：FPGA提取上位机设置的工作模式参数，包括采样脉冲长度、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数、BAQ压缩比参数；将采样脉冲长度、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数送至DDR参数化模块，将所有工作模式参数送至BAQ参数化模块。

5.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：雷达回波功率监测控制模块输出的雷达回波功率控制码为八位并行数据，雷达接收机在系统第一次工作时，雷达回波功率监测控制模块输出的雷达回波功率控制码为上电默认值，不对雷达接收机输出的模拟回波信号进行衰减。

6.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：雷达接收机输出的模拟回波信号为模拟线性调频信号，雷达接收机在系统第一次工作时其峰值功率能够达到1dBm，在工作过程中输出功率值随雷达回波特性而变化，最大输出峰值功率为1dBm。

7.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：FPGA，包括：动态去直流模块、雷达回波功率监测控制模块、ADC控制模块、DDR缓存、BAQ压缩模块、工作参数提取模块、DDR参数化模块、BAQ参数化模块；

雷达接收机，接收雷达回波功率监测控制模块反馈的雷达回波功率控制码，雷达接收机在系统第一次工作时，雷达回波功率监测控制模块输出的雷达回波功率控制码为上电默认值，不对雷达接收机输出的模拟回波信号进行衰减，输出一个默认模拟回波信号，为模拟线性调频信号，在系统工作后，雷达回波功率控制码的数值代表需要对雷达接收机的当前输出的模拟回波信号功率衰减量，若系统工作后，上一帧模拟回波信号功率为P，根据当前雷达回波功率控制码,确定当前模拟回波信号输出功率；

雷达接收机，从外部接收的雷达回波信号，对该信号进行滤波、放大后，根据反馈的雷达回波功率控制码，对雷达接收机放大后的模拟回波信号功率进行衰减后输出，送至ADC芯片；

ADC芯片对输入的模拟回波信号进行模数转换，得到雷达数字回波信号送给FPGA中的动态去直流模块、雷达回波功率监测控制模块、ADC控制模块；

雷达回波功率监测控制模块，对接收到的雷达数字回波信号的数值与设定最大门限和最小门限进行比较，并计算出高于最大门限的个数N_up和低于最小门限的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down＜N×23％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up≤N×1％时，且低于设定最小门限的个数N_down≥N×23％时，不改变雷达回波功率控制码；

ADC芯片输出的雷达数字回波信号，包括连续的脉冲，相邻两个脉冲之间有噪声；

动态去直流模块接收到外部触发信号时，从触发信号下降沿开始从ADC芯片输出的雷达数字回波信号中抽取8192个噪声样本的数值，对抽取的雷达数字回波信号样本采用累加取平均的方法求取均值即直流分量，将求取直流分量送至ADC控制模块；

ADC控制模块，先将雷达数字回波信号使用FPGA内部IP核进行降速处理，再减去直流分量，得到无直流分量的雷达数字回波信号，送至DDR缓存；

工作参数提取模块提取上位机设置的工作模式参数，包括采样脉冲长度、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数、BAQ压缩比参数；将采样脉冲长度、脉冲重频参数、脉冲延时参数、BAQ压缩分块参数送至DDR参数化模块，将所有工作模式参数送至BAQ参数化模块；

DDR参数化模块，根据输入的工作模式参数产生缓存控制指令，缓存控制指令里包含参数化配置的方案和读写控制设置的方案，其中参数化配置的方案根据输入的采样脉冲长度和BAQ压缩分块参数配置DDR缓存的存储深度和缓存分块数量，读写控制设置的方案根据输入的脉冲重频参数、脉冲延时参数和BAQ压缩分块参数设置DDR缓存的读写的时间间隔及读写的分块地址，DDR缓存根据缓存控制指令进行参数化配置，将无直流分量的雷达数字回波信号根据写控制设置进行缓存；

BAQ参数化模块，根据输入的工作模式参数产生压缩控制指令，压缩控制指令里包含BAQ参数化设置的方案，BAQ参数化设置的方案根据输入的工作模式参数设置BAQ压缩模块的压缩数据长度、压缩数据间隔、压缩缓存块大小和压缩比参数，送至BAQ压缩模块；

BAQ压缩模块根据读控制设置，从DDR缓存中读取无直流分量的雷达数字回波信号，并根据压缩控制指令进行BAQ压缩形成码流，将压缩后的码流送至并串转换芯片；

并串转换芯片，将压缩后的码流进行并串转换，得到串行信号送至固态存储器进行存储；当需要对并行码流信号进行性能分析时，能够从固态存储器中提取出并行码流信号到个人计算机。

8.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：FPGA实时监测ADC芯片变换后的雷达数字回波信号的数值，具体为：雷达接收机输出的模拟回波信号，经过量化位数为8位的ADC芯片变换后，转换成为0～255之间雷达数字回波信号的数值，FPGA根据外部输入的触发信号接收缓存雷达数字回波信号。

9.根据权利要求1所述的一种可智能压缩的雷达信号处理系统，其特征在于：所述的ADC控制模块降速处理中使用FPGA内部IP核为ISEDES核，ISEDES核具体参数设置如下：数据模式为DDR模式，数据降速率为1/4，数据时钟和降速时钟分别为ADC芯片的数据伴随时钟和数据伴随时钟的二分频时钟。

10.一种可智能压缩的雷达信号处理系统的验证方法，其特征在于包括步骤如下：

(1)在FPGA中增加ADC控制模块、动态去直流模块和雷达回波功率监测控制模块，将ADC控制模块、动态去直流模块和雷达回波功率监测控制模块设置在ADC芯片和DDR缓存模块之间；

(2)验证由雷达接收机、ADC芯片、雷达回波功率监测控制模块、ADC控制模块、DDR缓存、BAQ压缩模块、并串转换芯片和固态存储器组成的雷达回波功率智能调整系统功能是否正常工作时，雷达接收机输出的模拟回波信号功率随雷达回波信号特性动态变化，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至雷达回波功率监测控制模块和ADC控制模块；

(3)雷达回波功率监测控制模块，对接收到的雷达数字回波信号的数值与设定最大门限和最小门限进行比较，并计算出高于最大门限的个数N_up和低于最小门限的个数N_down，假设FPGA接收到一帧雷达数字回波信号的数值个数为N，当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up>N×1％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率减小，当监测到雷达数字回波信号的数值低于设定最小门限的个数N_down＜N×23％时，控制FPGA输出的雷达回波功率控制码，使雷达接收机输出的模拟回波信号功率增加；当监测到雷达数字回波信号的数值超过设定最大门限的个数N_up≤N×1％时，且低于设定最小门限的个数N_down≥N×23％时，不改变雷达回波功率控制码；

(4)ADC控制模块，先将雷达数字回波信号使用FPGA内部IP核进行降速处理，送至DDR缓存，BAQ压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的雷达数字回波信号进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储；

(5)将固态存储器存储的数据提取到个人计算机，进行解BAQ压缩处理，恢复雷达数字回波信号数值，统计数值中出现波峰饱和数值255的个数N1和波谷饱和数值0的个数N2，雷达数字回波信号数值总个数N，若(N1+N2)/N≤1‰，则判定雷达回波功率智能调整系统功能工作正常，若(N1+N2)/N＞1‰，则判定雷达回波功率智能调整系统功能工作不正常；

(6)验证由雷达接收机、ADC芯片、动态去直流模块、ADC控制模块、DDR缓存、BAQ压缩模块、并串转换芯片和固态存储器组成的可智能压缩系统的动态去直流功能是否正常工作时，雷达接收机从外部接收的雷达回波信号，对该信号进行滤波、放大后，送至ADC芯片，ADC芯片对输入的模拟回波信号进行模数转换，得到雷达数字回波信号送给FPGA中的动态去直流模块、ADC控制模块；

(7)动态去直流模块接收到外部触发信号时，从触发信号下降沿开始从ADC芯片输出的雷达数字回波信号中抽取多个噪声样本的数值，对抽取的雷达数字回波信号样本采用累加取平均的方法求取均值即直流分量，将求取直流分量送至ADC控制模块；

(8)ADC控制模块，先将雷达数字回波信号使用FPGA内部IP核进行降速处理，再减去直流分量，得到无直流分量的雷达数字回波信号，送至DDR缓存，BAQ压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的雷达数字回波信号进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储；

(9)将固态存储器存储的数据提取到个人计算机，进行解BAQ压缩处理，恢复雷达数字回波信号数值，求取雷达数字回波信号的均值M，同时进行数模转换，得到模拟信号，将该模拟信号与ADC芯片接收的雷达模拟回波信号对比，若比对相同且雷达数字回波信号均值M小于等于设定的阈值，则判定可智能压缩系统的动态去直流功能正常工作，若比对不相同或雷达数字回波信号均值M大于设定的阈值，则判定可智能压缩系统的动态去直流功能工作不正常。

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