CN109217864B

CN109217864B - 触发器及芯片

Info

Publication number: CN109217864B
Application number: CN201710525609.4A
Authority: CN
Inventors: 刘延科; 范宝峡; 杨宗仁; 丁健平; 邱国
Original assignee: Loongson Technology Corp Ltd
Current assignee: Loongson Technology Corp Ltd
Priority date: 2017-06-30
Filing date: 2017-06-30
Publication date: 2022-04-15
Anticipated expiration: 2037-06-30
Also published as: CN109217864A

Abstract

本申请实施例提供一种触发器及芯片，该触发器包括：纠错电路以及检错电路；所述纠错电路的第一输入端作为所述触发器的数据输入端，所述纠错电路的输出端连接至所述检错电路的第一输入端，所述检错电路的第二输入端作为所述触发器的时钟输入端，所述检错电路的输出端分别连接至所述纠错电路的第二输入端和第三输入端。其中，所述检错电路用于在检测到所述触发器发生单粒子翻转SEU时，向所述纠错电路发送纠错信号；所述纠错电路用于在接收到所述纠错信号时对所述触发器进行纠错处理。可见，在实现纠错功能的基础上，本申请实施例实现了实时监测触发器在辐射环境下的工作状态，以便于实现触发器在辐射环境下的工作性能的精确估计。

Description

触发器及芯片

技术领域

本申请涉及电路技术，尤其涉及一种触发器及芯片。

背景技术

通常情况下，在一些辐射环境比较恶劣的情况下，集成电路(IntegratedCircuit，IC)常常会受到干扰，例如，单个高能粒子射入IC电路中的半导体器件，使半导体器件逻辑状态翻转(例如逻辑状态由低电平变为高电平，或者逻辑状态由高电平变为低电平)，这种效应被称为单粒子翻转(Single event upse，SEU)。由于SEU会导致IC电路系统功能紊乱，严重时会发生灾难性事故，因此，如何实现抗SEU已经成为目前研发人员的研究热点。

现有技术中，通常采用两个基于三模冗余的加固锁存器串联组成抗SEU的触发器。图1为现有技术中基于三模冗余的加固锁存器的结构示意图，如图1所示，每个基于三模冗余的加固锁存器包括三个锁存器单元A0以及一个表决器B0，其中，三个锁存器单元A0的输出端连接至表决器B0的三个输入端；表决器B0将三个输入端的输入信号中至少两个相同的输入信号作为表决器B0的输出信号。因此，每个基于三模冗余的加固锁存器中的任何一个锁存器单元A0发生SEU，均不会影响该基于三模冗余的加固锁存器的输出，实现了抗SEU的目的。

但是，现有的抗SEU的触发器无法实现SEU的检错功能，从而无法实时监测触发器在辐射环境下的工作状态。

发明内容

本申请提供一种触发器及芯片，实现了实时监测触发器在辐射环境下的工作状态，以便于实现触发器在辐射环境下的工作性能的精确估计。

第一方面，本申请实施例提供一种触发器，包括：纠错电路以及检错电路；

其中，所述纠错电路的第一输入端作为所述触发器的数据输入端，所述纠错电路的输出端连接至所述检错电路的第一输入端，所述检错电路的第二输入端作为所述触发器的时钟输入端，所述检错电路的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

其中，所述检错电路用于在检测到所述触发器发生单粒子翻转SEU时，向所述纠错电路发送纠错信号；

所述纠错电路用于在接收到所述纠错信号时对所述触发器进行纠错处理。

在一种可能的设计中，所述检错电路包括：第一检错单元、第二检错单元以及第三检错单元；其中，所述第一检错单元的输入端连接至所述纠错电路的输出端，所述第二检错单元的输入端连接至所述时钟输入端，所述第一检错单元的输出端连接至所述第三检错单元的第一输入端，所述第二检错单元的输出端连接至所述第三检错单元的第二输入端，所述第三检错单元的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

所述第一检错单元用于检测所述纠错电路的输出端的输出信号是否发生电平跳变；

所述第二检错单元用于检测所述时钟输入端的时钟信号是否发生电平跳变；

所述第三检错单元用于在检测到所述纠错电路的输出端的输出信号发生电平跳变且所述时钟输入端的时钟信号未发生电平跳变时，确定所述触发器发生SEU，并向所述纠错电路发送所述纠错信号。

在一种可能的设计中，所述第一检错单元包括：第一反相器以及第一检错子单元；其中，所述第一反相器的输入端和所述第一检错子单元的第一输入端都连接至所述纠错电路的输出端，所述第一反相器的输出端连接至所述第一检错子单元的第二输入端，所述第一检错子单元的输出端连接至所述第三检错单元的第一输入端；所述第一检错子单元包括：与门，或者，或门。

在一种可能的设计中，所述第二检错单元包括：第二反相器以及第二检错子单元；其中，所述第二反相器的输入端和所述第二检错子单元的第一输入端都连接至所述时钟输入端，所述第二反相器的输出端连接至所述第二检错子单元的第二输入端，所述第二检错子单元的输出端连接至所述第三检错单元的第二输入端；所述第二检错子单元包括：与非门，或者，或门。

在一种可能的设计中，所述第三检错单元包括：与门，或者，与非门。

在一种可能的设计中，所述纠错电路包括：第一锁存器以及第二锁存器；其中，所述第一锁存器的第一输入端连接至所述数据输入端，所述第一锁存器的输出端连接至所述第二锁存器的第一输入端，所述第一锁存器的第二输入端和所述第二锁存器的第二输入端都连接至所述检错电路的输出端，所述第二锁存器的输出端连接至所述检错电路的第一输入端；

其中，每个所述锁存器包括：第一传输门、第二传输门、第三反相器以及纠错单元；所述第一传输门的输入端作为所述锁存器的第一输入端、所述第一传输门的输出端分别连接至所述第二传输门的输入端以及所述纠错单元的第一输入端，所述第二传输门的输出端连接至所述第三反相器的输出端，所述第三反相器的输入端以及所述纠错单元的输出端作为所述锁存器的输出端，所述纠错单元的第二输入端作为所述锁存器的第二输入端；

其中，所述纠错单元包括：或非门，或者，与非门。

在一种可能的设计中，所述触发器还包括：加固电路；所述加固电路的输入端连接至所述检错电路的输出端，所述加固电路的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

所述加固电路用于使得所述检错电路的输出端的输出信号的电平，与分别传输至所述纠错电路的第二输入端和第三输入端的输入信号的电平相同。

在一种可能的设计中，所述加固电路包括：延迟单元以及异步电路单元；其中，所述延迟单元的输入端和所述异步电路单元的第一输入端都连接至所述检错电路的输出端，所述延迟单元的输出端连接至所述异步电路单元的第二输入端，所述异步电路单元的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

所述异步电路单元用于在所述异步电路单元的第一输入端的输入信号与所述异步电路单元的第二输入端的输入信号相同时，所述异步电路单元的输出端的输出信号与所述异步电路单元的第一输入端的输入信号和/或所述异步电路单元的第二输入端的输入信号相同的输出信号；

所述异步电路单元还用于在所述异步电路单元的第一输入端的输入信号与所述异步电路单元的第二输入端的输入信号不同时，所述异步电路单元的输出端的输出信号与所述异步电路单元的输出端的历史输出信号相同。

在一种可能的设计中，所述异步电路单元包括：第一拆分子单元、第二拆分子单元以及双模冗余子单元；其中，所述第一拆分子单元的输入端连接至所述检错电路的输出端，所述第二拆分子单元的输入端连接至所述延迟单元的输出端，所述第一拆分子单元的输出端连接至所述双模冗余子单元的第一输入端，所述第二拆分子单元的输出端连接至所述双模冗余子单元的第二输入端，所述双模冗余子单元的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

其中，所述第一拆分子单元和所述第二拆分子单元包括与非门；或者，所述第一拆分子单元和所述第二拆分子单元包括或非门。

在一种可能的设计中，所述双模冗余子单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管；

其中，所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极都连接至所述第一拆分子单元的输出端，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极都连接至所述第二拆分子单元的输出端，所述第一PMOS晶体管的第一极连接至所述触发器的电源端，所述第一PMOS晶体管的第二极连接至所述第二PMOS晶体管的第一极，所述第二PMOS晶体管的第二极与所述第一NMOS晶体管的第一极都连接至所述纠错电路的第二输入端和第三输入端，所述第一NMOS晶体管的第二极连接至所述第二NMOS晶体管的第一极，所述第二NMOS晶体管的第二极接地。

第二方面，本申请实施例提供一种芯片，包括：如上述第一方面的任一可能的设计中所述的触发器。

本申请实施例提供的触发器及芯片，所述触发器包括：纠错电路以及检错电路；所述纠错电路的第一输入端作为所述触发器的数据输入端，所述纠错电路的输出端连接至所述检错电路的第一输入端，所述检错电路的第二输入端作为所述触发器的时钟输入端，所述检错电路的输出端分别连接至所述纠错电路的第二输入端和第三输入端。其中，所述检错电路用于在检测到所述触发器发生SEU时，向所述纠错电路发送纠错信号；所述纠错电路用于在接收到所述纠错信号时对所述触发器进行纠错处理。可见，在实现纠错功能的基础上，本申请实施例实现了实时监测触发器在辐射环境下的工作状态，以便于实现触发器在辐射环境下的工作性能的精确估计。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中基于三模冗余的加固锁存器的结构示意图；

图2为本申请实施例提供的触发器的结构示意图一；

图3A为本申请实施例提供的检错电路的结构示意图一；

图3B为本申请实施例提供的检错电路的结构示意图二；

图3C为本申请实施例提供的检错电路的结构示意图三；

图4为本申请实施例提供的纠错电路的结构示意图一；

图5为本申请实施例提供的触发器的结构示意图二；

图6A为本申请实施例提供的加固电路的结构示意图一；

图6B为本申请实施例提供的加固电路的结构示意图二；

图6C为本申请实施例提供的加固电路的结构示意图三；

图7为本申请实施例提供的触发器的结构示意图三；

图8为本申请实施例提供的触发器的结构示意图四。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列单元或模块的产品或设备不必限于清楚地列出的那些单元或模块，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它单元或模块。

首先，对本申请实施例的应用背景进行介绍：

通常情况下，现有的抗SEU的触发器无法实现SEU的检错功能，从而无法实时监测触发器在辐射(如粒子辐射等)环境下的工作状态。但为了实现触发器在辐射环境下的工作性能的精确估计，需要实时监测触发器在辐射环境下的工作状态。

本公开实施例提供的触发器及芯片旨在实时监测触发器在辐射环境下的工作状态，以便于实现触发器在辐射环境下的工作性能的精确估计，具体的可实现方式参见下述各实施例：

下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

图2为本申请实施例提供的触发器的结构示意图一。结合图2所示，本申请实施例提供的触发器包括：纠错电路A以及检错电路B。其中，所述纠错电路A的第一输入端I1作为所述触发器的数据输入端D(用于输入数据)，所述纠错电路A的输出端Q连接至所述检错电路B的第一输入端，所述检错电路B的第二输入端作为所述触发器的时钟输入端CK(用于输入时钟信号)，所述检错电路B的输出端分别连接至所述纠错电路A的第二输入端I2和第三输入端I3，以便于向所述纠错电路A输入纠错信号。可选地，所述纠错电路A包括两个具有纠错功能的锁存器单元。可选地，所述纠错电路A的输出端Q为所述触发器的输出端。

其中，所述检错电路B用于在检测到所述触发器发生单粒子翻转SEU时，向所述纠错电路A发送纠错信号；所述纠错电路A用于在接收到所述纠错信号时对所述触发器进行纠错处理，以使得所述触发器的输出端(即所述纠错电路A的输出端)输出正确的输出信号。可见，本申请实施例提供的触发器能够实时监测触发器在辐射环境下的工作状态(是否发生SEU)，并且在检测到所述触发器发生SEU时实现SEU的纠错功能。

本申请实施例提供的触发器包括：纠错电路以及检错电路；所述纠错电路的第一输入端作为所述触发器的数据输入端，所述纠错电路的输出端连接至所述检错电路的第一输入端，所述检错电路的第二输入端作为所述触发器的时钟输入端，所述检错电路的输出端分别连接至所述纠错电路的第二输入端和第三输入端。其中，所述检错电路用于在检测到所述触发器发生SEU时，向所述纠错电路发送纠错信号；所述纠错电路用于在接收到所述纠错信号时对所述触发器进行纠错处理。可见，在实现纠错功能的基础上，实现了实时监测触发器在辐射环境下的工作状态，以便于实现触发器在辐射环境下的工作性能的精确估计。

图3A为本申请实施例提供的检错电路的结构示意图一。结合图3A所示，在上述实施例的基础上，所述检错电路B包括：第一检错单元B1、第二检错单元B2以及第三检错单元B3。所述第一检错单元B1的输入端(即所述检错电路B的第一输入端)连接至所述纠错电路A的输出端Q，所述第二检错单元B2的输入端连接至所述时钟输入端CK(即所述检错电路B的第二输入端)，所述第一检错单元B1的输出端连接至所述第三检错单元B3的第一输入端，所述第二检错单元B2的输出端连接至所述第三检错单元B3的第二输入端，所述第三检错单元B3的输出端(即所述检错电路B的输出端)分别连接至所述纠错电路A的第二输入端I2和第三输入端I3。

其中，所述第一检错单元B1用于检测所述纠错电路A的输出端Q的输出信号是否发生电平跳变；所述第二检错单元B2用于检测所述时钟输入端CK的时钟信号是否发生电平跳变；所述第三检错单元B3用于在检测到所述纠错电路A的输出端Q的输出信号发生电平跳变且所述时钟输入端CK的时钟信号未发生电平跳变时，确定所述触发器发生SEU，并向所述纠错电路A发送所述纠错信号，以使所述纠错电路A在接收到所述纠错信号时对所述触发器进行纠错处理。可见，本实施例提供的触发器的检错电路，实现了实时监测触发器在辐射环境下的工作状态(是否发生SEU)，并且通过在检测到所述触发器发生SEU时向所述纠错电路A发送所述纠错信号，以使所述纠错电路A在接收到所述纠错信号时对所述触发器进行纠错处理。

当然，所述检错电路B还可以采用其它可实现方式，本申请实施例中对此并不作限制。

图3B为本申请实施例提供的检错电路的结构示意图二。结合图3B所示，在上述各实施例的基础上，所述第一检错单元B1包括：第一反相器B11以及第一检错子单元B12；可选地，所述第一检错子单元B12包括：与门，或者，或门。其中，所述第一反相器B11的输入端(即所述第一检错单元B1的输入端，或者所述检错电路B的第一输入端)和所述第一检错子单元B12的第一输入端(即所述第一检错单元B1的输入端，或者所述检错电路B的第一输入端)都连接至所述纠错电路A的输出端Q，所述第一反相器B11的输出端连接至所述第一检错子单元B12的第二输入端，所述第一检错子单元B12的输出端连接至所述第三检错单元B3的第一输入端。可选地，所述第一反相器B11不仅仅具有反相功能还具有延迟功能。

可选地，若所述触发器能够实时监测由低电平(如0)到高电平(如1)的SEU，所述第一检错子单元B12可以包括与门。若所述触发器能够实时监测由高电平(如1)到低电平(如0)的SEU，所述第一检错子单元B12可以包括或门。当然，所述第一检错子单元B12还可以包括其它器件，本申请实施例中对此并不作限制。

当然，所述第一检错单元B1还可以采用其它可实现方式，本申请实施例中对此并不作限制。

图3C为本申请实施例提供的检错电路的结构示意图三。结合图3C所示，在上述各实施例的基础上，所述第二检错单元B2包括：第二反相器B21以及第二检错子单元B22；可选地，所述第二检错子单元B22包括：与非门，或者，或门。其中，所述第二反相器B21的输入端(即所述第二检错单元B2的输入端)和所述第二检错子单元B22的第一输入端(即所述第二检错单元B2的输入端)都连接至所述时钟输入端CK(即所述检错电路B的第二输入端)，所述第二反相器B21的输出端连接至所述第二检错子单元B22的第二输入端，所述第二检错子单元B22的输出端连接至所述第三检错单元B3的第二输入端。可选地，为了增加驱动和/或缓冲，所述第二反相器B21的输入端和所述第二检错子单元B22的第一输入端通过一延迟单元(图中未示出)连接至所述时钟输入端CK，可选地，所述延迟单元可以为缓冲器，当然也可采用其它器件，本申请实施例中对此并不作限制。

可选地，若所述第二检错子单元B22包括与非门，则所述第二检错子单元B22用于检测CK所输入的时钟信号的下降沿，对应地，本申请实施例提供的触发器为下降沿触发器；若所述第二检错子单元B22包括或门，则所述第二检错子单元B22用于检测CK所输入的时钟信号的上升沿，对应地，本申请实施例提供的触发器为上升沿触发器。

当然，所述第二检错单元B2还可以采用其它可实现方式，本申请实施例中对此并不作限制。

可选地，所述第三检错单元B3包括：与门，或者，与非门。可选地，若所述触发器能够实时监测由低电平(如0)到高电平(如1)的SEU，所述第三检错单元B3可以包括与门；若所述触发器能够实时监测由高电平(如1)到低电平(如0)的SEU，所述第三检错单元B3可以包括与非门；即若所述第一检错子单元包括与门，则所述第三检错单元包括与门；若所述第一检错子单元包括或门，则所述第三检错单元包括与非门。当然，所述第三检错单元B3还可以包括其它器件，本申请实施例中对此并不作限制。

图4为本申请实施例提供的纠错电路的结构示意图一。结合图4所示，在上述各实施例的基础上，所述纠错电路A包括：第一锁存器A1以及第二锁存器A2；其中，所述第一锁存器A1的第一输入端(即所述纠错电路A的第一输入端I1)连接至所述数据输入端D(即所述纠错电路的第一输入端)，所述第一锁存器A1的输出端连接至所述第二锁存器A2的第一输入端，所述第一锁存器A1的第二输入端(即所述纠错电路A的第二输入端I2)和所述第二锁存器A2的第二输入端(即所述纠错电路A的第三输入端I3)都连接至所述检错电路B的输出端，所述第二锁存器的A2输出端(即所述纠错电路A的输出端Q)连接至所述检错电路B的第一输入端。为了增强驱动，可选地，所述数据输入端D可以通过一反相器(图中未示出)连接至所述第一锁存器A1的第一输入端(即所述纠错电路A的第一输入端I1)，和/或，所述第一锁存器A1的输出端通过另一反相器(图中未示出)连接至所述第二锁存器A2的第一输入端。

其中，每个所述锁存器(即所述第一锁存器A1或所述第二锁存器A2)包括：第一传输门A01、第二传输门A02、第三反相器A03以及纠错单元A04；其中，所述纠错单元A04包括：或非门，或者，与非门。可选地，若所述第一检错子单元包括与门，则所述纠错单元A04包括或非门；若所述第一检错子单元包括或门，则所述纠错单元A04包括与非门。所述第一传输门A01的输入端作为所述锁存器的第一输入端、所述第一传输门A01的输出端分别连接至所述第二传输门A02的输入端以及所述纠错单元A04的第一输入端，所述第二传输门A02的输出端连接至所述第三反相器A03的输出端，所述第三反相器A03的输入端以及所述纠错单元A04的输出端作为所述锁存器的输出端，所述纠错单元A04的第二输入端作为所述锁存器的第二输入端。可选地，所述纠错单元A04用于在接收到所述检错电路B发送的纠错信号时实现纠错功能。

可选地，若所述触发器能够实时监测由低电平(如0)到高电平(如1)的SEU，所述纠错单元A04可以包括或非门。若所述触发器能够实时监测由高电平(如1)到低电平(如0)的SEU，所述纠错单元A04可以包括与非门。当然，所述纠错单元A04还可以包括其它器件，本申请实施例中对此并不作限制。

当然，所述纠错电路A还可以采用其它可实现方式，本申请实施例中对此并不作限制。

图5为本申请实施例提供的触发器的结构示意图二。结合图5所示，在上述各实施例的基础上，本申请实施例提供的触发器还包括：加固电路C。所述加固电路C的输入端连接至所述检错电路B的输出端，所述加固电路C的输出端分别连接至所述纠错电路A的第二输入端I2和第三输入端I3。其中，所述加固电路C用于使得所述检错电路B的输出端的输出信号的电平，与分别传输至所述纠错电路A的第二输入端I2和第三输入端I3的输入信号的电平相同，从而保证了所述检错电路B的输出端所输出的纠错信号被正确地传输至所述纠错电路A的第二输入端I2和第三输入端I3，以便于所述纠错电路A能准确地进行纠错处理。

图6A为本申请实施例提供的加固电路的结构示意图一。结合图6A所示，在上述实施例的基础上，所述加固电路C包括：延迟单元C1以及异步电路单元C2。所述延迟单元C1的输入端(即所述加固电路C的输入端)和所述异步电路单元C2的第一输入端(即所述加固电路C的输入端)都连接至所述检错电路B的输出端，所述延迟单元C1的输出端连接至所述异步电路单元C2的第二输入端，所述异步电路单元C2的输出端(即所述加固电路C的输出端)分别连接至所述纠错电路A的第二输入端I2和第三输入端I3。其中，(1)所述异步电路单元C2用于在所述异步电路单元C2的第一输入端的输入信号(即所述检错电路B的输出端所输出的纠错信号)与所述异步电路单元C2的第二输入端的输入信号(即所述检错电路B的输出端所输出的纠错信号经过所述延迟单元C1后的延迟纠错信号)相同时，所述异步电路单元C2的输出端的输出信号与所述异步电路单元C2的第一输入端的输入信号和/或所述异步电路单元C2的第二输入端的输入信号相同的输出信号。(2)所述异步电路单元C2还用于在所述异步电路单元C2的第一输入端的输入信号(即所述检错电路B的输出端所输出的纠错信号)与所述异步电路单元C2的第二输入端的输入信号(即所述检错电路B的输出端所输出的纠错信号经过所述延迟单元C1后的延迟纠错信号)不同时，所述异步电路单元C2的输出端的输出信号与所述异步电路单元C2的输出端的历史输出信号相同(即所述异步电路单元C2的输出端的输出信号保持不变)。可选地，通过调整所述延迟单元C1的延迟时间可以控制过滤毛刺(即所述检错电路B的输出端所输出的纠错信号在传输过程中部分发生了SEU所对应的信号部分)的大小，使得所述检错电路B的输出端所输出的纠错信号被正确地传输至所述纠错电路A的第二输入端I2和第三输入端I3。

可选地，所述延迟单元C1可以为一缓冲器，当然，所述延迟单元C1还可以为其它器件，本申请实施例中对此并不作限制。

当然，所述加固电路C还可以采用其它可实现方式，本申请实施例中对此并不作限制。

图6B为本申请实施例提供的加固电路的结构示意图二。结合图6B所示，在上述实施例的基础上，所述异步电路单元C2包括：第一拆分子单元C21、第二拆分子单元C22以及双模冗余子单元C23；其中，所述第一拆分子单元和所述第二拆分子单元包括与非门；或者，所述第一拆分子单元和所述第二拆分子单元包括或非门。可选地，若所述第一检错子单元包括与门，则所述第一拆分子单元C21和所述第二拆分子单元C22包括与非门；若所述第一检错子单元包括或门，则所述第一拆分子单元C21和所述第二拆分子单元C22包括或非门。所述第一拆分子单元C21的输入端(即所述异步电路单元C2的第一输入端)连接至所述检错电路B的输出端，所述第二拆分子单元C22的输入端(即所述异步电路单元C2的第二输入端)连接至所述延迟单元C1的输出端，所述第一拆分子单元C21的输出端连接至所述双模冗余子单元C23的第一输入端，所述第二拆分子单元C22的输出端连接至所述双模冗余子单元C23的第二输入端，所述双模冗余子单元C23的输出端(即所述异步电路单元C2的输出端)分别连接至所述纠错电路A的第二输入端I2和第三输入端I3。其中，所述双模冗余子单元C23用于信号加固。

可选地，若所述触发器能够实时监测由低电平(如0)到高电平(如1)的SEU，所述第一拆分子单元C21和所述第二拆分子单元C22都可以包括与非门。若所述触发器能够实时监测由高电平(如1)到低电平(如0)的SEU，所述第一拆分子单元C21和所述第二拆分子单元C22都可以包括或非门。当然，所述第一拆分子单元C21和所述第二拆分子单元C22都还可以包括其它器件，本申请实施例中对此并不作限制。

可选地，为了便于控制，所述第一拆分子单元C21的另一输入端和所述第二拆分子单元C22的另一输入端都连接至所述触发器的控制端，所述控制端用于输入控制信号，例如：当所述控制信号等于第一预设值时，用于指示所述触发器实现检错功能和纠错功能；当所述控制信号等于第二预设值时，用于指示所述触发器实现检错功能即可(如通过外部其它电路实现纠错功能)。

当然，所述异步电路单元C2还可以采用其它可实现方式，本申请实施例中对此并不作限制。

图6C为本申请实施例提供的加固电路的结构示意图三。结合图6C所示，在上述实施例的基础上，所述双模冗余子单元C23包括：第一P型金属氧化物半导体(Positivechannel Metal Oxide Semiconductor，PMOS)晶体管、第二PMOS晶体管、第一N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)晶体管以及第二NMOS晶体管。其中，所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极都连接至所述第一拆分子单元C21的输出端，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极都连接至所述第二拆分子单元C22的输出端，所述第一PMOS晶体管的第一极(例如，所述第一PMOS晶体管的漏极或源极)连接至所述触发器的电源端，所述第一PMOS晶体管的第二极(除所述第一PMOS晶体管的栅极和第一极之外的其它极)连接至所述第二PMOS晶体管的第一极(例如，所述第二PMOS晶体管的漏极或源极)，所述第二PMOS晶体管的第二极(除所述第二PMOS晶体管的栅极和第一极之外的其它极)与所述第一NMOS晶体管的第一极(例如，所述第一NMOS晶体管的漏极或源极)都连接至所述纠错电路A的第二输入端I2和第三输入端I3，所述第一NMOS晶体管的第二极(除所述第一NMOS晶体管的栅极和第一极之外的其它极)连接至所述第二NMOS晶体管的第一极(例如，所述第二NMOS晶体管的漏极或源极)，所述第二NMOS晶体管的第二极(除所述第二NMOS晶体管的栅极和第一极之外的其它极)接地。

当然，所述双模冗余子单元C23还可以采用其它可实现方式，本申请实施例中对此并不作限制。

图7为本申请实施例提供的触发器的结构示意图三。在上述各实施例的基础上，结合图7所示，本申请实施例提供的触发器包括：纠错电路A、检错电路B和加固电路C。

(1)纠错电路A包括：第一锁存器A1以及第二锁存器A2；所述第一锁存器A1的第一输入端(即所述纠错电路A的第一输入端I1)连接至一反相器E的输出端，所述反相器E的输入端连接至所述数据输入端D，所述第一锁存器A1的输出端连接至另一反相器F的输入端，所述反相器F的输出端连接至所述第二锁存器A2的第一输入端，所述第二锁存器A2的输出端Q作为所述触发器的输出端；另外，纠错电路A中其余的电路连接关系参见本申请上述实施例中的相关内容，此次不再赘述。其中，每个所述锁存器(即所述第一锁存器A1或所述第二锁存器A2)包括：第一传输门A01、第二传输门A02、第三反相器A03以及纠错单元A04(包括或非门)，各器件之间的连接关系参见本申请上述实施例中的相关内容，此次不再赘述。可选地，所述第一传输门A01的另外两个输入端分别连接至所述时钟输入端CK和反相时钟输入端CKN(即所述时钟输入端CK经过反相处理后的输入端)。可选地，所述第二传输门A02的另外两个输入端分别连接至所述时钟输入端CK和所述反相时钟输入端CKN。

(2)检错电路B包括：第一检错单元B1、第二检错单元B2以及第三检错单元B3(包括与门)；所述第一检错单元B1包括：第一反相器B11以及第一检错子单元B12(包括与门)；所述第二检错单元B2包括：第二反相器B21以及第二检错子单元B22(包括与非门)。其中，所述第二反相器B21的输入端(即所述检错电路B的第二输入端)和所述第二检错子单元B22的第一输入端(即所述检错电路B的第二输入端)都连接至延迟单元G的输出端，所述延迟单元G的输入端连接至所述时钟输入端CK。另外，检错电路B中其余的电路连接关系参见本申请上述实施例中的相关内容，此次不再赘述。

(3)加固电路C包括：延迟单元C1以及异步电路单元C2；所述异步电路单元C2包括：第一拆分子单元C21(包括与非门)、第二拆分子单元C22(包括与非门)以及双模冗余子单元C23；所述双模冗余子单元C23包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管。可选地，所述加固电路的输出端还可连接至一反相器H的输入端，所述反相器H的输出端连接至所述触发器的SEU端。另外，所述加固电路C的其它电路连接关系参见本申请上述实施例中的相关内容，此次不再赘述。

本申请实施例的以下部分对所述触发器实时监测由低电平(如0)到高电平(如1)的SEU以及抗SEU的实现过程进行介绍：

(1)当纠错电路A的输出端Q的输出信号为低电平时，所述检错电路B的第一检错子单元B12(包括与门)的输出为低电平。

(2)当纠错电路A的输出端Q的输出信号由低电平到高电平的SEU时，由于所述检错电路B中的第一反相器B11具有一定延迟功能(即当所述第一检错子单元B12的第一输入端的输入信号变化为高电平时，所述第一检错子单元B12的第二输入端的输入信号仍然为高电平)，所述检错电路B的第一检错子单元B12(包括与门)的输出会出现短暂的高电平；进一步地，当所述第一检错子单元B12的第二输入端的输入信号变化为低电平时，所述检错电路B的第一检错子单元B12(包括与门)的输出恢复为低电平。进一步地，所述检错电路B的第三检错单元B3在检测到所述检错电路B的第一检错子单元B12的输出出现短暂的高电平(即所述纠错电路A的输出端Q的输出信号发生电平跳变)期间且所述时钟输入端CK的时钟信号未发生电平跳变(如所述检错电路B的第一与非门B22的输出为高电平)时，则确定所述触发器发生SEU，并通过所述加固电路C向所述纠错电路A发送纠错信号，以使所述纠错电路A的纠错单元A04(包括或非门)在接收到所述纠错信号时对所述触发器进行纠错处理。可见，本申请实施例中通过分析所述时钟输入端CK的时钟信号与所述纠错电路A的输出端Q的输出信号的状态实现检错纠错功能。

可见，本申请实施例提供的触发器中，通过将检错逻辑与纠错逻辑从结构设计上分离开(即分别包括检错电路和纠错电路)，检错电路能够实时监测触发器在辐射环境下的工作状态(是否发生SEU)，并且在检错电路检测到所述触发器发生SEU时通过纠错电路实现SEU的纠错功能。

图8为本申请实施例提供的触发器的结构示意图四。在上述各实施例的基础上，结合图8所示，本申请实施例提供的触发器包括：纠错电路A、检错电路B和加固电路C。

(1)纠错电路A包括：第一锁存器A1以及第二锁存器A2；所述第一锁存器A1的第一输入端(即所述纠错电路A的第一输入端I1)连接至一反相器E的输出端，所述反相器E的输入端连接至所述数据输入端D，所述第一锁存器A1的输出端连接至另一反相器F的输入端，所述反相器F的输出端连接至所述第二锁存器A2的第一输入端，所述第二锁存器A2的输出端Q作为所述触发器的输出端；另外，纠错电路A中其余的电路连接关系参见本申请上述实施例中的相关内容，此次不再赘述。其中，每个所述锁存器(即所述第一锁存器A1或所述第二锁存器A2)包括：第一传输门A01、第二传输门A02、第三反相器A03以及纠错单元A04(包括与非门)，各器件之间的连接关系参见本申请上述实施例中的相关内容，此次不再赘述。可选地，所述第一传输门A01的另外两个输入端分别连接至所述时钟输入端CK和反相时钟输入端CKN(即所述时钟输入端CK经过反相处理后的输入端)。可选地，所述第二传输门A02的另外两个输入端分别连接至所述时钟输入端CK和所述反相时钟输入端CKN。

(2)检错电路B包括：第一检错单元B1、第二检错单元B2以及第三检错单元B3(包括与非门)；所述第一检错单元B1包括：第一反相器B11以及第一检错子单元B12(包括或门)；所述第二检错单元B2包括：第二反相器B21以及第二检错子单元B22(包括与非门)。其中，所述第二反相器B21的输入端(即所述检错电路B的第二输入端)和所述第二检错子单元B22的第一输入端(即所述检错电路B的第二输入端)都连接至延迟单元G的输出端，所述延迟单元G的输入端连接至所述时钟输入端CK。另外，检错电路B中其余的电路连接关系参见本申请上述实施例中的相关内容，此次不再赘述。

(3)加固电路C包括：延迟单元C1以及异步电路单元C2；所述异步电路单元C2包括：第一拆分子单元C21(包括或非门)、第二拆分子单元C22(包括或非门)以及双模冗余子单元C23；所述双模冗余子单元C23包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管。可选地，所述加固电路的输出端还可连接至一反相器H的输入端，所述反相器H的输出端连接至所述触发器的SEU端。另外，所述加固电路C的其它电路连接关系参见本申请上述实施例中的相关内容，此次不再赘述。

本申请实施例的以下部分对所述触发器实时监测由高电平(如1)到低电平(如0)的SEU以及抗SEU的实现过程进行介绍：

(1)当纠错电路A的输出端Q的输出信号为高电平时，所述检错电路B的第一检错子单元B12(包括或门)的输出为高电平。

(2)当纠错电路A的输出端Q的输出信号由高电平到低电平的SEU时，由于所述检错电路B中的第一反相器B11具有一定延迟功能(即当所述第一检错子单元B12的第一输入端的输入信号变化为低电平时，所述第一检错子单元B12的第二输入端的输入信号仍然为低电平)，所述检错电路B的第一检错子单元B12(包括或门)的输出会出现短暂的低电平；进一步地，当所述第一检错子单元B12的第二输入端的输入信号变化为高电平时，所述检错电路B的第一检错子单元B12(包括或门)的输出恢复为高电平。进一步地，所述检错电路B的第三检错单元B3在检测到所述检错电路B的第一检错子单元B12的输出出现短暂的低电平(即所述纠错电路A的输出端Q的输出信号发生电平跳变)期间且所述时钟输入端CK的时钟信号未发生电平跳变(如所述检错电路B的第一与非门B22的输出为高电平)时，确定所述触发器发生SEU，并通过所述加固电路C向所述纠错电路A发送纠错信号，以使所述纠错电路A的纠错单元A04(包括与非门)在接收到所述纠错信号时对所述触发器进行纠错处理。可见，本申请实施例中通过分析所述时钟输入端CK的时钟信号与所述纠错电路A的输出端Q的输出信号的状态实现检错纠错功能。

本申请实施例提供一种芯片，可选地，所述芯片包括：触发器；其中，所述触发器可以采用本申请上述任意实施例提供的触发器的结构，其实现原理和技术效果类似，此处不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元或模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，设备或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims

1.一种触发器，其特征在于，包括：纠错电路以及检错电路；

所述纠错电路用于在接收到所述纠错信号时对所述触发器进行纠错处理；

所述触发器还包括：加固电路；所述加固电路的输入端连接至所述检错电路的输出端，所述加固电路的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

2.根据权利要求1所述的触发器，其特征在于，所述检错电路包括：第一检错单元、第二检错单元以及第三检错单元；其中，所述第一检错单元的输入端连接至所述纠错电路的输出端，所述第二检错单元的输入端连接至所述时钟输入端，所述第一检错单元的输出端连接至所述第三检错单元的第一输入端，所述第二检错单元的输出端连接至所述第三检错单元的第二输入端，所述第三检错单元的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

所述第三检错单元用于在检测到所述纠错电路的输出端的输出信号发生电平跳变、且所述时钟输入端的时钟信号未发生电平跳变时，确定所述触发器发生SEU，并向所述纠错电路发送所述纠错信号。

3.根据权利要求2所述的触发器，其特征在于，所述第一检错单元包括：第一反相器以及第一检错子单元；其中，所述第一反相器的输入端和所述第一检错子单元的第一输入端都连接至所述纠错电路的输出端，所述第一反相器的输出端连接至所述第一检错子单元的第二输入端，所述第一检错子单元的输出端连接至所述第三检错单元的第一输入端；所述第一检错子单元包括：与门，或者，或门。

4.根据权利要求2所述的触发器，其特征在于，所述第二检错单元包括：第二反相器以及第二检错子单元；其中，所述第二反相器的输入端和所述第二检错子单元的第一输入端都连接至所述时钟输入端，所述第二反相器的输出端连接至所述第二检错子单元的第二输入端，所述第二检错子单元的输出端连接至所述第三检错单元的第二输入端；所述第二检错子单元包括：与非门，或者，或门。

5.根据权利要求2所述的触发器，其特征在于，所述第三检错单元包括：与门，或者，与非门。

6.根据权利要求1所述的触发器，其特征在于，所述纠错电路包括：第一锁存器以及第二锁存器；其中，所述第一锁存器的第一输入端连接至所述数据输入端，所述第一锁存器的输出端连接至所述第二锁存器的第一输入端，所述第一锁存器的第二输入端和所述第二锁存器的第二输入端都连接至所述检错电路的输出端，所述第二锁存器的输出端连接至所述检错电路的第一输入端；

其中，所述纠错单元包括：或非门，或者，与非门。

7.根据权利要求1所述的触发器，其特征在于，所述加固电路包括：延迟单元以及异步电路单元；其中，所述延迟单元的输入端和所述异步电路单元的第一输入端都连接至所述检错电路的输出端，所述延迟单元的输出端连接至所述异步电路单元的第二输入端，所述异步电路单元的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

8.根据权利要求7所述的触发器，其特征在于，所述异步电路单元包括：第一拆分子单元、第二拆分子单元以及双模冗余子单元；其中，所述第一拆分子单元的输入端连接至所述检错电路的输出端，所述第二拆分子单元的输入端连接至所述延迟单元的输出端，所述第一拆分子单元的输出端连接至所述双模冗余子单元的第一输入端，所述第二拆分子单元的输出端连接至所述双模冗余子单元的第二输入端，所述双模冗余子单元的输出端分别连接至所述纠错电路的第二输入端和第三输入端；

9.根据权利要求8所述的触发器，其特征在于，所述双模冗余子单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管；

10.一种芯片，其特征在于，包括：如上述权利要求1-9中任一项所述的触发器。