CN109190181B - 一种基于概率模型的全局结构易感因子快速计算方法 - Google Patents
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Abstract
本发明提供一种基于概率模型的全局结构易感因子快速计算方法,所述方法至少包括:根据预先定义的局部AVF运算规则,对所述第一待预测部件的AVF快速评估,获得所述第一待预测部件的局部AVF值,其中,所述第一待预测部件为局部部件,且所述局部部件为计算部件或存储部件;根据预先定义的IOM运算规则,对至少两个待预测部件间的错误输入输出屏蔽因子IOM进行评估,获得所述至少两个待预测部件之间的IOM值,其中,所述至少两个待预测部件分为通讯部件、存储部件和运算部件中的一种或者多种;基于预先设定的第一待预测部件和所述至少两个带预测部件之间的数据依赖关系,根据所述第一待预测部件的局部AVF值和所述至少两个待预测部件之间的IOM值,计算全局AVF值。
Description
技术领域
本发明涉及概率模型的建立技术领域,特别是涉及一种基于概率模型的全局结构易感因子快速计算方法。
背景技术
随着工艺尺寸的缩小,多核处理器已经成为当前设计主流。但多核处理器在得到性能和功能收益的同时,还面临着高能粒子引发瞬态位翻转的软错误挑战。为了设计满足市场和应用需求的可靠多核处理器,高效精确的结构级可靠性评估方法至关重要。结构易感因子(Architecture Vulnerability Factor,简称AVF)是处理器可靠性评估的典型评价指标。目前,结构正确执行(Architectural Correct Execution,简称ACE)分析方法和错误注入的统计方法常用于CPU单核(e.g.,alpha,ARM)或GPU结构中。
但是,CPU和GPU协同运算的异构多核处理器是当前处理器设计趋势,因此为了对CPU,GPU,Cache以及主存等多样化部件构成的进行多核结构可靠性评估,多采用耗时长,成本高的仿真器错误注入或激光注入法。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种基于概率模型的全局结构易感因子快速计算方法,避免了先对部件内可靠性进行局部AVF评估,然后对多部件间的错误输入输出屏蔽因子IOM值进行评估,然后基于数据流图的概率分布情况把局部AVF和输入输出屏蔽因子结合起来计算全局AVF,更好反映软错误对多核结构的影响。
为实现上述目的及其他相关目的,本发明提供一种基于概率模型的全局结构易感因子快速计算方法,所述方法至少包括:
根据预先定义的局部AVF运算规则,对所述第一待预测部件的AVF快速评估,获得所述第一待预测部件的局部AVF值,其中,所述第一待预测部件为局部部件,且所述局部部件为计算部件或存储部件;
根据预先定义的IOM运算规则,对至少两个待预测部件间的错误输入输出屏蔽因子IOM进行评估,获得所述至少两个待预测部件之间的IOM值,其中,所述至少两个待预测部件分为通讯部件、存储部件和运算部件中的一种或者多种;
基于预先设定的第一待预测部件和所述至少两个带预测部件之间的数据依赖关系,根据所述第一待预测部件的局部AVF值和所述至少两个待预测部件之间的IOM值,计算全局AVF值。
本发明的优选实施方式中,所述计算部件的局部AVF运算规则包括:
针对所述第一待预测部件,把执行周期输入划分为第一状态和第二状态两种状态的周期片,把所有第一状态的周期片累加计算总的计算易感周期总数;
将计算易感周期总数与执行周期总数相比得到第一待预测部件的局部AVF值;
其中,所述第一状态为忙状态,所述第二状态为闲状态。
本发明的优选实施方式中,所述存储部件的局部AVF运算规则包括:
针对所述第一待预测部件,把整个执行周期输入划分为读后读、读后写、写后读、写后写四种周期片;
将读后读和写后读的周期片累加计算总的存储易感周期总数;
用存储易感周期总与执行周期总数相比得到第一待预测部件的局部AVF值。
本发明的优选实施方式中,所述通信部件的IOM运算规则包括:
如果源部件至目的部件通信对中的目的部件是通信部件,则对应的IOM值为0。
本发明的优选实施方式中,所述存储部件的IOM运算规则包括:
如果源部件至目的部件通信对中的目的部件是存储部件,则对应的IOM值为0。
本发明的优选实施方式中,所述计算部件的IOM运算规则包括:
基于运算部件的指令集结构定义指令屏蔽因子;
通过所有指令的平均屏蔽因子IOM值作为该计算部件的IOM值。
如上所述,本发明的基于概率模型的全局结构易感因子快速计算方法,具有以下有益效果:避免了先对部件内可靠性进行局部AVF评估,然后对多部件间的错误输入输出屏蔽因子IOM值进行评估,然后基于数据流图的概率分布情况把局部AVF和输入输出屏蔽因子结合起来计算全局AVF,更好反映软错误对多核结构的影响。
附图说明
图1是本发明实施例的一种流程示意图;
图2是本发明实施例的一种实现方式示意图;
图3是本发明一种实施例的计算结果示意结果。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1‐3。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本发明实施例提供一种基于概率模型的全局结构易感因子快速计算方法,所述方法至少包括:
S101,根据预先定义的局部AVF运算规则,对所述第一待预测部件的AVF快速评估,获得所述第一待预测部件的局部AVF值,其中,所述第一待预测部件为局部部件,且所述局部部件为计算部件或存储部件。
需要说明的是,本发明实施例的基于概率模型的全局结构易感因子快速计算方法集成与仿真器中,用于实现仿真,如果2所示。仿真器是基于多核结构信息配置的多核仿真器执行应用程序代码,构建基本系统评估平台,此处对平台要求需要支持多核结构CPU,GPU等多样化部件且支持指令集仿真,用于实现本发明实施例中的任意一条步骤。
如图2所示,本发明实施例中首先定义局部AVF运算规则,并集成到仿真器中用于生成局部AVF的相关仿真结果,这是进行局部AVF快速评估的关键,本发明采用ACE分析方法的思想,把部件内结构分为计算和存储两种结构。
示例性的,以连接多核部件的片上网络路由器为例,输入端口缓存是存储结构,路由计算用于决定下一跳路由信息,具体计算规则可以用计数器快速统计相关周期数,如下所示:
本发明的一种实现方式中,所述计算部件的局部AVF运算规则包括:针对所述第一待预测部件,把执行周期输入划分为第一状态和第二状态两种状态的周期片,把所有第一状态的周期片累加计算总的计算易感周期总数;将计算易感周期总数与执行周期总数相比得到第一待预测部件的局部AVF值;其中,所述第一状态为忙状态,所述第二状态为闲状态。
示例性的,处理器核的ALU单元局部的忙周期总数40M、周期总数100M,那么对应的处理器核的ALU单元局部AVF值为0.4。
本发明的另一种实现方式中,所述存储部件的局部AVF运算规则包括:针对所述第一待预测部件,把整个执行周期输入划分为读后读、读后写、写后读、写后写四种周期片;将读后读和写后读的周期片累加计算总的存储易感周期总数;用存储易感周期总与执行周期总数相比得到第一待预测部件的局部AVF值。
示例性的,指令Cache的局部AVF值位1,因为所有都是指令读操作。
S102,根据预先定义的IOM运算规则,对至少两个待预测部件间的错误输入输出屏蔽因子IOM进行评估,获得所述至少两个待预测部件之间的IOM值,其中,所述至少两个待预测部件分为通讯部件、存储部件和运算部件中的一种或者多种。
需要说明的是,IOM是多部件间的错误输入输出屏蔽因子(Input‐Output‐Masking,简称IOM)。本发明实施例中,定义IOM运算规则,并集成到仿真器中用于生成IOM的相关仿真结果,这是进行局部AVF快速评估的关键,本发明采用ACE分析方法的思想,把部件分为通信部件,存储部件和运算部件三种,以连接各部件的总线为例,属于通信部件,定义以下计算规则可以用计数器快速统计相关周期数。
且,需要说明的是,本发明实施例中的步骤S102和步骤S101可以同时执行,也可以先执行步骤S101再执行步骤S102,或者可以先执行步骤S102再执行步骤S101。图1仅仅是示例性的,不构成对本发明实施例的具体限定。
本发明的优选实施方式中,所述通信部件的IOM运算规则包括:如果源部件至目的部件通信对中的目的部件是通信部件,则对应的IOM值为0。
示例性的,数据流从处理器核到片上网络,对应IOM值是0。
本发明的优选实施方式中,所述存储部件的IOM运算规则包括:如果源部件至目的部件通信对中的目的部件是存储部件,则对应的IOM值为0。
示例性的,数据流从处理器核到数据Cache,对应IOM值是0。
本发明的优选实施方式中,所述计算部件的IOM运算规则包括:基于运算部件的指令集结构定义指令屏蔽因子;
指令级操作数对应的屏蔽因子IMR(Instruction Masking Rate,错误发生在操作数可能被屏蔽的概率):
操作码屏蔽指令,通过统计操作数位宽中“1”的比例来快速评估对应的屏蔽因子,如表1第二列所示AND指令中reg a对应的屏蔽因子是:1‐Nb/W,其中Nb是AND指令另一个操作数b中值包含1的位数,W是值寄存器的总位宽;
位扩展屏蔽指令,通过可扩展的移位操作比例快速计算屏蔽因子,如表3‐1的第三列为例ADDL指令,操作数仅有一半位宽参与实际加操作,即对应的屏蔽因子为1/2,还考虑到符号位是1/W,因此寄存器a对应的屏蔽因子是1/2‐1/W;
消毒屏蔽指令,由于消毒屏蔽指令如表1第四列FDD/TDD等并不影响最终输出结果的正确性,因这类指令对应的屏蔽因子是1,其中,表1是指令级屏蔽因子计算模型。
表1
通过所有指令的平均屏蔽因子IOM值作为该计算部件的IOM值。
示例性的,数据流从数据Cache到处理器核,对应IOM值是0。
S103,基于预先设定的第一待预测部件和所述至少两个带预测部件之间的数据依赖关系,根据所述第一待预测部件的局部AVF值和所述至少两个待预测部件之间的IOM值,计算全局AVF值。
错误发生部件是依赖关系图一个根节点,对应软错误事件记为X,包括错误发生X=0和不发生X=1两种情况,假设错误发生概率P(X=1)等于待预测部件的局部AVF值;依赖关系图中m个中间节点相关事件Z0,Z1,…Zm‐1,其中P(Z0=0|X=1)等于部件X到Z0的IOM值,即发生在部件X错误被部件Z0屏蔽概率,反之不能屏蔽概率为1‐IOM;依赖关系图中的n个叶子节点为错误输出观察点,对应软错误事件记为Y0,Y1,…Yn‐1,全局AVF值即计算局部发生错误事件X对于系统执行结果中多个相关事件Y0,Y1,…Yn‐1影响概率,记为联合概率P(Y0=1,Y1=1,…Yn‐1=1,X=1),再基于已知依赖图列出完整的依赖关系利用公式得到对应的联合概率π(Xi)是Xi的父节点,且Xi和,π(Xi)属于节点集合{X,Y0...Yn-1,Z0...Zm-1}。
具体的,以图3所示,CPU0中寄存器文件的全局AVF计算举例,多核结构包括两个CPU核,即CPU0和CPU1,GPU以及存储部件Mem和通信部件Com,通过箭头所指示的过程得到数据的依赖关系。
如图中,根据数据流图中的部件依赖,可知CPU0的寄存器文件中的错误,数据流程关系为:路径CPU0‐>Com‐>Mem‐>GPU和CPU0‐>Com‐>CPU1。
通过步骤S101和步骤S102得到的IOM值和局部AVF值如图所示,按照概率分布如公式采用如下公式,可计算CPU0的寄存器文件全局AVF值为0.136.和局部的AVF值0.2不同,更好的反映表现了软错误在多核部件中的屏蔽效应。
AVFrf_cpu0_global=P(X=1,Y0=Y1=0,Z0,Z1)
=P(X=1)-P(X=1,Y0=Y1=1,Z0,Z1)
=P(X=1)-P(Y0=1|Z0)P(Y=11|Z1)P(Z1|Z0)P(Z0|X=1)P(X=1)
=AVFrf_cpu0_local-
IOMcom_cpu1×IOMmem_gpu×(1-IOMcpu0_com)×(1-IOMcom_mem)×AVFrf_cpu0_local
=0.2-0.8×0.4×1×1×0.2
=0.136
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (6)
1.一种基于概率模型的全局结构易感因子快速计算方法,其特征在于,所述方法至少包括:
根据预先定义的局部AVF运算规则,对第一待预测部件的AVF快速评估,获得所述第一待预测部件的局部AVF值,其中,所述第一待预测部件为局部部件,且所述局部部件为计算部件或存储部件;
根据预先定义的IOM运算规则,对至少两个待预测部件间的错误输入输出屏蔽因子IOM进行评估,获得所述至少两个待预测部件之间的IOM值,其中,所述至少两个待预测部件分为通讯部件、存储部件和运算部件中的一种或者多种;
基于预先设定的第一待预测部件和所述至少两个带预测部件之间的数据依赖关系,根据所述第一待预测部件的局部AVF值和所述至少两个待预测部件之间的IOM值,计算全局AVF值。
2.根据权利要求1所述的基于概率模型的全局结构易感因子快速计算方法,其特征在于,所述计算部件的局部AVF运算规则包括:
针对所述第一待预测部件,把执行周期输入划分为第一状态和第二状态两种状态的周期片,把所有第一状态的周期片累加计算总的计算易感周期总数;
将计算易感周期总数与执行周期总数相比得到第一待预测部件的局部AVF值;
其中,所述第一状态为忙状态,所述第二状态为闲状态。
3.根据权利要求1或2所述的基于概率模型的全局结构易感因子快速计算方法,其特征在于,所述存储部件的局部AVF运算规则包括:
针对所述第一待预测部件,把整个执行周期输入划分为读后读、读后写、写后读、写后写四种周期片;
将读后读和写后读的周期片累加计算总的存储易感周期总数;
用存储易感周期总与执行周期总数相比得到第一待预测部件的局部AVF值。
4.根据权利要求1或2所述的基于概率模型的全局结构易感因子快速计算方法,其特征在于,通信部件的IOM运算规则包括:
如果源部件至目的部件通信对中的目的部件是通信部件,则对应的IOM值为0。
5.根据权利要求1或2所述的基于概率模型的全局结构易感因子快速计算方法,其特征在于,所述存储部件的IOM运算规则包括:
如果源部件至目的部件通信对中的目的部件是存储部件,则对应的IOM值为0。
6.根据权利要求1或2所述的基于概率模型的全局结构易感因子快速计算方法,其特征在于,所述计算部件的IOM运算规则包括:
基于运算部件的指令集结构定义指令屏蔽因子;
通过所有指令的平均屏蔽因子IOM值作为该计算部件的IOM值。
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---|---|---|---|---|
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一种快速有效的L2 Cache可靠性预测方法;成玉等;《计算机研究与发展》;20130115(第01期);全文 * |
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