CN109189700A - 一种扩展内存装置、扩展内存系统、扩展内存的访存方法 - Google Patents

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Abstract

本申请公开了一种扩展内存装置，Cache一致性控制器将通过QPI总线接收到的预设CPU的访存信息发送至非易失存储器控制器；非易失存储器控制器用于将访存信息转化为非易失存储器存储介质的读写数据信息以使非易失存储器存储介质的完成读写操作。采用CPU与Cache一致性控制器通过QPI总线连接进行内存扩展，进而实现对扩展内存的读取，避免了通过I/O进行访问，大幅度提升了访问效率，并且Cache一致性控制器连接还实现了对DRAM和扩展内存的统一编址。本发明还提供扩展内存系统、扩展内存的访存方法、Cache一致性控制器、扩展内存的访存设备、计算机可读存储介质，具有如上述方法相同的有益效果。

Description

一种扩展内存装置、扩展内存系统、扩展内存的访存方法
技术领域
本申请涉及存储领域，特别涉及一种扩展内存装置、扩展内存系统、扩展内存的访存方法、Cache一致性控制器、扩展内存的访存设备及计算机可读存储介质。
背景技术
大数据时代环境下，服务器系统对内存的速度、容量、能耗和可靠性提出了极高的需求。目前内存技术的发展遇到了自身的问题，现有的DRAM(Dynamic Random AccessMemory，动态随机存取存储器)尺寸已经到达其CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)工艺的极限，当内存技术继续发展，工艺尺寸进一步降低，电子的微观特性将越来越明显，加上器件本身的物理特性制约等因素，传统的DRAM介质在数据可靠性、寿命、功耗等诸多问题上将面临困境。
近年来，随着相变存储器PCM等为代表的非易失存储器的发展，传统的内存与存储分离的界限逐渐变得模糊，推进了存储技术的发展。随着非易失存储器技术的发展，采用非易失存储器和传统DRAM组建异构混合内存体系可以在保持成本和能耗优势的前提下大幅提升内存容量，从而避免传统计算设施中内存-磁盘访问模式下I/O能力受限的问题，使计算不仅可以在DRAM内存上进行，也可以在非易失存储设备上进行，从而提高大数据处理的性能。
将DRAM与NVM(Non-volatile Memory，非易失存储器)一起连接到内存总线上以构成异构内存的方式，从而可以结合两者的优势，具有大容量、高性能、非易失性的特征。在异构内存系统中，连接到内存总线上的DRAM和PCM分别由各自的内存控制器负责，上层总控制器统一负责各内存系统中数据的调度。现有技术方案通过I/O控制器扩展非易失存储介质，I/O路径长，访存延迟大；无法对混合内存硬件统一编址。
因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
有鉴于此，发明的目的在于提供一种扩展内存装置，能够有效缩短访问路径及减小访存延迟，实现对混合内存的统一编址。本发明的另一目的是提供扩展内存系统、扩展内存的访存方法、Cache一致性控制器、扩展内存的访存设备、计算机可读存储介质。
本申请的目的是提供一种扩展内存装置，包括：Cache一致性控制器、非易失存储器控制器和非易失存储器存储介质；
所述Cache一致性控制器一端与预设服务器的预设CPU连接，另一端与所述非易失存储器控制器连接，所述非易失存储器存储介质与所述非易失存储器控制器连接；
所述Cache一致性控制器将通过QPI总线接收到的所述预设CPU的访存信息发送至所述非易失存储器控制器；所述非易失存储器控制器用于将所述访存信息转化为所述非易失存储器存储介质的读写数据信息以使所述非易失存储器存储介质的完成读写操作。
优选地，所述非易失存储器存储介质包括多个数据分区。
优选地，所述非易失存储器控制器为PCM控制器，所述非易失存储器存储介质为PCM存储介质。
本申请一种扩展内存系统，包括预设服务器，如上述的扩展内存装置。
优选地，所述预设服务器为四路服务器，其中，所述四路服务器为四个CPU之间相互连接组成环形结构的服务器，CPU与CPU之间通过QPI总线连接，每个所述CPU连接一组DRAM。
本申请提供一种扩展内存的访存方法，包括：
Cache一致性控制器通过QPI总线接收到访存信息，其中，所述访存信息为预设服务器的预设CPU下发的访存数据和访存指令信息；
将所述访存信息发送至非易失存储器控制器，以使所述非易失存储器控制器将所述访存信息转化为非易失存储器存储介质的读写数据信息以使所述非易失存储器存储介质的完成读写操作。
本申请提供一种扩展内存的访存装置，包括：
接收模块，用于Cache一致性控制器通过QPI总线接收到访存信息，其中，所述访存信息为预设服务器的预设CPU下发的访存数据和访存指令信息；
发送模块，用于将所述访存信息发送至非易失存储器控制器，以使所述非易失存储器控制器将所述访存信息转化为非易失存储器存储介质的读写数据信息以使所述非易失存储器存储介质的完成读写操作。
本申请提供一种扩展内存的访存设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上述扩展内存的访存方法的步骤。
本申请提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述扩展内存的访存方法的步骤。
本申请提供一种扩展内存装置，包括：Cache一致性控制器、非易失存储器控制器和非易失存储器存储介质；Cache一致性控制器一端与预设服务器的预设CPU连接，另一端与非易失存储器控制器连接，非易失存储器存储介质与非易失存储器控制器连接；Cache一致性控制器通过QPI总线接收到的预设CPU的访存信息转发至非易失存储器控制器；非易失存储器控制器用于将访存信息转化为非易失存储器存储介质的读写数据信息以使非易失存储器存储介质的完成读写操作。
可见，采用预设CPU与Cache一致性控制器通过QPI总线连接进行内存扩展，进而实现对扩展内存的读取，避免了通过I/O进行访问，大幅度提升了访问效率，并且Cache一致性控制器连接还实现了对DRAM和扩展内存的统一编址。本发明还提供扩展内存系统、扩展内存的访存方法、Cache一致性控制器、扩展内存的访存设备、计算机可读存储介质，具有如上述方法相同的有益效果，在此不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明提供的一种扩展内存装置的结构示意图；
图2为本发明提供的一种扩展内存系统的结构示意图；
图3为本发明提供的另一种扩展内存系统的结构图；
图4为本发明提供的另一种扩展内存系统的结构图；
图5为本发明提供的一种扩展内存的访存方法的过程流程图；
图6为本发明提供的一种扩展内存的访存装置的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
相关技术中通过服务器的I/O控制器与非易失存储介质连接进行内存扩展，存在无法对混合内存硬件统一编址；I/O路径长，访存延迟大，本质为基于块设备的存储介质的扩展。为解决上述技术问题本实施例提供一种扩展内存装置，通过CPU与Cache一致性控制器连接，进而实现对扩展内存的读取，避免了通过I/O进行访问，大幅度提升了访问效率，并且Cache一致性控制器连接还实现了对DRAM和扩展内存的统一编址。具体请参考图1，图1为本发明提供的一种扩展内存装置的结构示意图，包括：
Cache一致性控制器210、非易失存储器控制器220和非易失存储器存储介质230；
Cache一致性控制器210一端与预设服务器的预设CPU连接，另一端与非易失存储器控制器220连接，非易失存储器存储介质230与非易失存储器控制器220连接；
Cache一致性控制器210通过QPI总线接收到的预设CPU的访存信息转发至非易失存储器控制器220；非易失存储器控制器220用于将访存信息转化为非易失存储器存储介质230的读写数据信息以使非易失存储器存储介质230的完成读写操作。
具体的，Cache一致性控制器210通过QPI总线与预设服务器的预设CPU连接，通过HomeAgent功能将非易失内存映射给CPU，作为CPU的远端内存使用；同时将CPU对非易失存储器内存的访存命令发送给非易失存储器控制器220，来维护系统全局一致性协议，通过QPI总线连接的方式实现统一编址。
本实施例不对非易失存储器进行限定，可以是铁电存储器(FRAM，ferroelectricRAM)、磁性随机存储器(Magnetic Random AccessMemory，MRAM)、相变存储器(phasechange memory，PCM)，只要能满足本实施例的目的即可。优选的为PCM，PCM访问响应时间短，并且具有字节可寻址特性，随机写性能优异。值得注意的是，非易失存储器控制器220与非易失存储器存储介质230存在对应性，例如，当非易失存储器控制器220为PCM控制器时，非易失存储器存储介质230为PCM存储介质；当非易失存储器控制器220为MRAM控制器时，非易失存储器存储介质230为MRAM存储介质。非易失存储器控制器220实现非易失存储器存储介质230的基本读写功能，并对板上多片非易失存储器存储介质230进行管理。
具体的，本实施例不对非易失存储器存储介质230进行限定，可以包括多个分区，以使将不同的信息存储在不同的分区中，以便管理，也可不进行分区直接存储。当然，也可以设置预设时间，以使定期对非易失存储器存储介质230内存储的内容进行清理，预设时间可以用户自定义设置，也可以当存储容量达到预设阈值时对非易失存储器存储介质230内存储的内容进行清理，预设阈值可以用户自定义设置。本实施例不对Cache一致性控制器210与非易失存储器控制器220连接方式进行限定，本实施例也不对非易失存储器存储介质230与非易失存储器控制器220连接方式进行限定，只要满足本实施例的目的即可。
可以理解的是，与Cache一致性控制器210连接的预设CPU可以是预设服务器中的所有CPU，也可以是部分CPU，以四路服务器进行说明，四路服务器为四个CPU之间相互连接组成环形结构，CPU与CPU之间通过QPI总线连接，每个CPU通过QPI总线连接一组DRAM，例如，Cache一致性控制器210可以连接四路服务器中的一个或两个或三个或四个CPU，当对应的是两个时，其他的两个可以连接另一的扩展内存装置的Cache一致性控制器210，即一个四路服务器对应两个内存扩展装置；当Cache一致性控制器210连接四个时，即一个四路服务器对应一个内存扩展装置；当然也可以是其他的组合，只要满足本实施例的目的即可。
基于上述技术方案，本发明实施例提供的内存扩展装置采用CPU与Cache一致性控制器210通过QPI总线连接进行内存扩展，进而实现对扩展内存的读取，避免了通过I/O进行访问，大幅度提升了访问效率，实现了对DRAM和扩展内存的统一编址，改善用户体验。
基于上述实施例，为了进一步保证数据管理的高效性，本实施例中非易失存储器存储介质包括多个数据分区，本实施例不对数据分区的数目进行限定，用户可根据实际情况进行设置。用户根据预设条件进行分区，将满足预设条件的数据存储在对应的分区内，以便用户实时管理，提高存储的方便性，改善用户体验。
下面对本发明实施例提供的扩展内存的系统进行介绍，下文描述的扩展内存的系统与上文描述的扩展内存的装置可相互对应参照。
基于上述扩展内存装置，本实施例提供一种扩展内存的系统，具体请参考图2，图2为本发明提供的一种扩展内存系统的结构示意图，包括：
预设服务器100，和上述任一实施例提供的扩展内存装置200。
具体的，预设服务器100提供DRAM；扩展内存装置200提供非易失存储器存储内存，两者构成异构混合内存，两者通过QPI实现通信，从而传递各自所需的内存信息。预设服务器为多路服务器。
以四路服务器、PCM为例，本实施例提供了一种扩展内存系统的结构示意图，具体请参考图3，图3为本发明提供的另一种扩展内存系统的结构图，包括：
四路服务器101，扩展内存装置即PCM扩展板卡201。
四路服务器101为四个CPU之间相互连接组成环形结构，CPU与CPU之间通过QPI总线连接，每个CPU通过QPI总线连接一组DRAM，本结构图中未标注出DRAM与CPU连接关系，但是不影响本实施例的目的。
PCM扩展板卡201中包括Cache一致性控制器、PCM控制器和PCM存储介质。
Cache一致性控制器与四个CPU通过QPI总线的形式连接，通过实现HomeAgent功能将PCM内存映射到CPU，作为CPU的远端内存使用，同时由于Cache一致性控制器通过QPI接口连接CPU，而CPU也是通过QPI接口连接DRAM，因此实现了全局一致性协议，将CPU对PCM内存的访存命令转发给PCM控制器，PCM控制器接受Cache一致性控制器的访存命令，转化为对PCM存储介质的读写命令，管理和控制多片PCM存储介质，实现了扩展内存和本地内存及DRAM的统一编址、统一管理，访存路径更短，延时性小，避免了相关技术中通过I/O控制器的扩展方式，造成的无法统一编址，访存路径长，延时性大的缺点。
以四路服务器、PCM为例本实施例提供了一种扩展内存系统的结构示意图，具体请参考图4，图4为本发明提供的另一种扩展内存系统的结构图，包括：
四路服务器101，两个扩展内存装置即两个PCM扩展板卡。
第一Cache一致性控制器与2个CPU通过QPI总线的形式连接，第二Cache一致性控制器与2个CPU通过QPI总线的形式连接，即四路服务器中前两路共用第一PCM扩展板2011，后两个共用第二PCM扩展板2012，通过实现HomeAgent内存代理功能和维护全局一致性来实现内存扩展和异构内存的统一编址和统一管理，具体不再进行详细阐述，具体请参考上述实施例。本实施例提供的扩展内存系统提供的大容量异构混合内存系统，解决现有计算机内存面对大数据环境所不可避免的掉电数据丢失，开机启动慢，能耗降低困难，与磁盘频繁进行数据交换造成的I/O性能低下，可扩展性差等一系列问题，最终实现一个高性能、低功耗、大容量的异构混合内存系统。
本实施例通过采用两个扩展板卡与一个四路服务器连接的方式进行了内存扩展，提高了内存扩展容量。
本实施例提供一种扩展内存的访存方法，通过Cache一致性控制器通过QPI总线接收到访存信息并将其转发至非易失存储器控制器以使完成最终的读写操作，具体请参考图5，图5为本发明提供的一种扩展内存的访存方法的过程流程图，包括：
S100、Cache一致性控制器通过QPI总线接收到访存信息，其中，访存信息为预设服务器的预设CPU下发的访存数据和访存指令信息。
本实施例不对预设CPU的数目进行限定，可以是服务器中的任意数量的CPU。由于采用的是CPU内部的QPI总线形式，因此信息传输速度远远大于I/O形式的数据信息传递速率。本实施例不对非易失存储器控制器进行限定，只要非易失存储器控制器与非易失存储器存储介质相对应即可，例如若非易失存储器控制器为PCM控制器，则非易失存储器存储介质为PCM存储介质。
S110、将访存信息发送至非易失存储器控制器，以使非易失存储器控制器将访存信息转化为非易失存储器存储介质的读写数据信息以使非易失存储器存储介质的完成读写操作。
基于上述技术方案，本实施例通过Cache一致性控制器通过QPI总线接收到访存信息并将其转发至非易失存储器控制器以使完成最终的读写操作，避免了通过I/O控制器进行内存扩展，大幅度减小了访问延迟、实现了内存的统一编址，改善客户体验。
下面对本发明实施例提供的Cache一致性控制器进行介绍，下文描述的Cache一致性控制器与上文描述的扩展内存的访存方法可相互对应参照。
本实施例提供一种扩展内存的访存装置，具体请参考图6，图6为本发明提供的一种扩展内存的访存装置的结构示意图，包括：
接收模块211，用于Cache一致性控制器通过QPI总线接收到访存信息，其中，访存信息为预设服务器的预设CPU下发的访存数据和访存指令信息；
发送模块212，用于将访存信息发送至非易失存储器控制器，以使非易失存储器控制器将访存信息转化为非易失存储器存储介质的读写数据信息以使非易失存储器存储介质的完成读写操作。
下面对本发明实施例提供的扩展内存的访存设备进行介绍，下文描述的扩展内存的访存设备与上文描述的扩展内存的访存方法可相互对应参照。
本实施例提供一种扩展内存的访存设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行计算机程序时实现如上述扩展内存的访存方法的步骤。
下面对本发明实施例提供的计算机可读存储介质进行介绍，下文描述的计算机可读存储介质与上文描述的扩展内存的访存方法可相互对应参照。
本实施例提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述扩展内存的访存方法的步骤。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本实施例的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本实施例所提供的一种扩展内存装置、扩展内存系统、扩展内存的访存方法、Cache一致性控制器、扩展内存的访存设备、计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本实施例的原理及实施例进行了阐述，以上实施例的说明只是用于帮助理解本实施例的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实施例原理的前提下，还可以对本实施例进行若干改进和修饰，这些改进和修饰也落入本实施例权利要求的保护范围内。

Claims (9)

1.一种扩展内存装置，其特征在于，包括：Cache一致性控制器、非易失存储器控制器和非易失存储器存储介质；
所述Cache一致性控制器一端与预设服务器的预设CPU连接，另一端与所述非易失存储器控制器连接，所述非易失存储器存储介质与所述非易失存储器控制器连接；
所述Cache一致性控制器将通过QPI总线接收到的所述预设CPU的访存信息发送至所述非易失存储器控制器；所述非易失存储器控制器用于将所述访存信息转化为所述非易失存储器存储介质的读写数据信息以使所述非易失存储器存储介质的完成读写操作。
2.根据权利要求1所述的扩展内存装置，其特征在于，所述非易失存储器存储介质包括多个数据分区。
3.根据权利要求1或2所述的扩展内存装置，其特征在于，所述非易失存储器控制器为PCM控制器，所述非易失存储器存储介质为PCM存储介质。
4.一种扩展内存系统，包括预设服务器，其特征在于，包括如权利要求1至3任一项所述的扩展内存装置。
5.根据权利要求4所述的扩展内存系统，其特征在于，所述预设服务器为四路服务器，其中，所述四路服务器为四个CPU之间相互连接组成环形结构的服务器，CPU与CPU之间通过QPI总线连接，每个所述CPU连接一组DRAM。
6.一种扩展内存的访存方法，其特征在于，包括：
Cache一致性控制器通过QPI总线接收到访存信息，其中，所述访存信息为预设服务器的预设CPU下发的访存数据和访存指令信息；
将所述访存信息发送至非易失存储器控制器，以使所述非易失存储器控制器将所述访存信息转化为非易失存储器存储介质的读写数据信息以使所述非易失存储器存储介质的完成读写操作。
7.一种扩展内存的访存装置，其特征在于，包括：
接收模块，用于Cache一致性控制器通过QPI总线接收到访存信息，其中，所述访存信息为预设服务器的预设CPU下发的访存数据和访存指令信息；
发送模块，用于将所述访存信息发送至非易失存储器控制器，以使所述非易失存储器控制器将所述访存信息转化为非易失存储器存储介质的读写数据信息以使所述非易失存储器存储介质的完成读写操作。
8.一种扩展内存的访存设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求6所述扩展内存的访存方法的步骤。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求6所述扩展内存的访存方法的步骤。
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