CN109144742B - 通过队列交换信息的方法和处理队列的系统 - Google Patents

Abstract

本申请公开了通过队列交换信息的方法和处理队列的系统。公开的通过队列交换信息的方法包括：第一生产者将第一消息写入队列；第一消费者从队列获取第一消息；第一消费者将第一消息的处理结果写入队列内的第一消息；其中，第一消息的处理结果形成第二消息；第二消费者从队列获取第二消息。本申请的存储器中的单一队列，既用于第一生产者向第一消费者提交第一信息，也用于第一消费者向第二消费者提交第二信息，从而降低了对存储器的存储空间的需求。

Description

通过队列交换信息的方法和处理队列的系统

技术领域

本申请涉及电子设备技术领域，尤其涉及通过队列交换信息的方法和处理队列的系统。

背景技术

在电子设备与外部设备之间可以进行DMA(Direct Memory Access，直接存储器访问)传输。如图1所示，电子设备100包括物理层(PHY)模块110、DMA模块120、存储器130以及中央处理器(CPU)140。

外部设备300通过PHY模块110耦合到电子设备100，实现电子设备100与外部设备300之间进行DMA传输。电子设备100还耦合到存储器400。在DMA传输中，在DMA模块120的控制下，将存储器400的数据传输给外部设备300，或者将外部设备300提供的数据存储到存储器400。作为举例，存储器400是DRAM(动态随机存取存储器)，同存储器130相比，存储器400具有更大的存储容量。

CPU 140通过生成DMA命令(或称DMA描述符，用于指示在电子设备100与外部设备300之间的一次或多次DMA传输)并写入存储器130来指示DMA模块120进行DMA传输。并且，响应于DMA传输的完成，DMA模块120将DMA命令的执行结果写入存储器130，从而使CPU 140知晓DMA命令处理完成，并从获得DMA命令的执行结果。因此，在传输DMA命令时，CPU 140和DMA模块120形成一对生产者和消费者；在传输DMA命令的执行结果时，DMA模块120和CPU 140形成另一对生产者和消费者。

现有技术中，存储器130中设有两个队列，一个队列用于传输DMA命令，另一个队列用于传输DMA命令的执行结果。两个队列的使用对存储器提出了很高的存储空间要求，同时降低了数据处理速度。

发明内容

本申请的目的在于提供一种通过队列交换信息的方法和处理队列的系统，用于降低对存储器的存储空间的需求，提高数据处理速度。

根据本申请的第一方面，提供了根据本申请第一方面的通过队列交换信息的第一方法，包括：

第一生产者将第一消息写入队列；

第一消费者从队列获取第一消息；

第一消费者将第一消息的处理结果写入队列内的第一消息；其中，第一消息的处理结果形成第二消息；

第二消费者从队列获取第二消息。

根据本申请的第一方面的通过队列交换信息的第一方法，提供了根据本申请第一方面的通过队列交换信息的第二方法，其中，第一生产者依据队列的写指针将第一消息写入队列；

第一消费者依据队列的读指针从队列获取第一消息；

第一消费者依据读指针将第二消息写入队列。

根据本申请的第一方面的通过队列交换信息的第一方法，提供了根据本申请第一方面的通过队列交换信息的第三方法，其中，第一生产者依据队列的写指针将第一消息写入队列；

第一消费者依据队列的读指针从队列获取第一消息；

第一消费者记录第一消息在队列中的位置，并依据所记录的位置将第二消息写入队列。

根据本申请的第一方面的通过队列交换信息的第一至第三方法之一，提供了根据本申请第一方面的通过队列交换信息的第四方法，其中，第二消费者依据队列的读完成指针从队列获取第二消息。

根据本申请的第一方面的通过队列交换信息的第二至第四方法之一，提供了根据本申请第一方面的通过队列交换信息的第四方法，其中，包括：

响应于第一消息被写入队列，更新写指针；

响应于第二消息被写入队列，更新读指针。

根据本申请的第一方面的通过队列交换信息的第四方法，提供了根据本申请第一方面的通过队列交换信息的第六方法，其中，包括：响应于第二消费者从队列获取第二消息，更新读完成指针。

根据本申请的第一方面的通过队列交换信息的第四方法，提供了根据本申请第一方面的通过队列交换信息的第七方法，其中，包括：将读完成指针写入存储器，第一生产者从存储器获取读完成指针。

根据本申请的第一方面的通过队列交换信息的第四方法，提供了根据本申请第一方面的通过队列交换信息的第八方法，其中，包括：第二消费者将读完成指针提供给第一生产者。

根据本申请的第一方面的通过队列交换信息的第二或第三方法，提供了根据本申请第一方面的通过队列交换信息的第九方法，其中，包括：

第一生产者将写指针提供给第一消费者；

第一消费者将读指针提供给第二消费者。

根据本申请的第一方面的通过队列交换信息的第一至第九方法之一，提供了根据本申请第一方面的通过队列交换信息的第十方法，其中，写指针包括回绕标记或发生回绕的次数信息。

根据本申请的第一方面的通过队列交换信息的第四至第九方法之一，提供了根据本申请第一方面的通过队列交换信息的第十一方法，其中，响应于读完成指针和读指针指向相同的地址，第二消费者暂停从队列中获取第二消息。

根据本申请的第一方面的通过队列交换信息的第四至第十一方法之一，提供了根据本申请第一方面的通过队列交换信息的第十二方法，其中，响应于读完成指针超前于写指针，第一生产者暂停向队列写入第一消息。

根据本申请的第一方面的通过队列交换信息的第四至第十二方法之一，提供了根据本申请第一方面的通过队列交换信息的第十三方法，其中，读完成指针指向队列的队头；写指针指向队列的队尾。

根据本申请的第一方面的通过队列交换信息的第一至第十三方法之一，提供了根据本申请第一方面的通过队列交换信息的第十四方法，其中，在存储器中提供队列。

根据本申请的第一方面的通过队列交换信息的第一至第十四方法之一，提供了根据本申请第一方面的通过队列交换信息的第十五方法，其中，第一生产者与第二消费者是直接存储器访问加速器；

第一消费者是直接存储器访问处理模块；

第一消息是直接存储器访问命令，第二消息是直接存储器访问命令的处理结果。

根据本申请的第一方面的通过队列交换信息的第十四方法，提供了根据本申请第一方面的通过队列交换信息的第十六方法，其中，存储器包括多个相互独立的队列，第一生产者、第一消费者和第二消费者通过多个队列交换信息。

根据本申请的第二方面，提供了根据本申请第二方面的第一处理队列的系统，包括：

第一生产者，将第一消息写入队列；

第一消费者，从队列获取第一消息；并且将第一消息的处理结果写入队列内的第一消息；其中，第一消息的处理结果形成第二消息；

第二消费者，从队列获取第二消息。

根据本申请的第二方面的第一处理队列的系统，提供了根据本申请第二方面的第二处理队列的系统，其中，队列包括：

写指针，指示向队列写入消息的地址；

读指针，指示第一消费者从队列读出消息的地址。

根据本申请的第二方面的第二处理队列的系统，提供了根据本申请第二方面的第三处理队列的系统，其中，第一生产者依据队列的写指针将第一消息写入队列；

第一消费者依据队列的读指针从队列获取第一消息；

第一消费者依据读指针将第二消息写入队列。

根据本申请的第二方面的第二处理队列的系统，提供了根据本申请第二方面的第四处理队列的系统，其中，第一生产者依据队列的写指针将第一消息写入队列；

第一消费者依据队列的读指针从队列获取第一消息；

第一消费者记录第一消息在队列中的位置，并依据所记录的位置将第二消息写入队列。

根据本申请的第二方面的第一至第四处理队列的系统之一，提供了根据本申请第二方面的第五处理队列的系统，其中，队列还包括读完成指针，指示第二消费者从队列读出消息的地址。

根据本申请的第二方面的第五处理队列的系统，提供了根据本申请第二方面的第六处理队列的系统，其中，第二消费者依据队列的读完成指针从队列获取第二消息。

根据本申请的第二方面的第二至第六处理队列的系统之一，提供了根据本申请第二方面的第七处理队列的系统，其中，响应于第一消息被写入队列，更新写指针；

响应于第二消息被写入队列，更新读指针。

根据本申请的第二方面的第五至第七处理队列的系统之一，提供了根据本申请第二方面的第八处理队列的系统，其中，响应于第二消费者从队列获取第二消息，更新读完成指针。

根据本申请的第二方面的第五处理队列的系统，提供了根据本申请第二方面的第九处理队列的系统，其中，还包括存储器，读完成指针被写入存储器，第一生产者从存储器获取读完成指针。

根据本申请的第二方面的第五处理队列的系统，提供了根据本申请第二方面的第十处理队列的系统，其中，第二消费者将读完成指针提供给第一生产者。

根据本申请的第二方面的第三或第四处理队列的系统，提供了根据本申请第二方面的第十一处理队列的系统，其中，第一生产者将写指针提供给第一消费者；

第一消费者将读指针提供给第二消费者。

根据本申请的第二方面的第一至第十一处理队列的系统，提供了根据本申请第二方面的第十二处理队列的系统，其中，写指针包括回绕标记或发生回绕的次数信息。

根据本申请的第二方面的第五至第十二处理队列的系统，提供了根据本申请第二方面的第十三处理队列的系统，其中，响应于读完成指针和读指针指向相同的地址，第二消费者暂停从队列中获取第二消息。

根据本申请的第二方面的第五至第十三处理队列的系统，提供了根据本申请第二方面的第十四处理队列的系统，其中，响应于读完成指针超前于写指针，第一生产者暂停向队列写入第一消息。

根据本申请的第二方面的第五至第十四处理队列的系统，提供了根据本申请第二方面的第十五处理队列的系统，其中，读完成指针指向队列的队头；写指针指向队列的队尾。

根据本申请的第二方面的第一至第十五处理队列的系统，提供了根据本申请第二方面的第十六处理队列的系统，其中，在存储器中提供队列。

根据本申请的第二方面的第一至第十六处理队列的系统，提供了根据本申请第二方面的第十七处理队列的系统，其中，第一生产者与第二消费者是直接存储器访问加速器；

第一消费者是直接存储器访问处理模块；

第一消息是直接存储器访问命令，第二消息是直接存储器访问命令的处理结果。

根据本申请的第二方面的第一至第十七处理队列的系统，提供了根据本申请第二方面的第十八处理队列的系统，其中，存储器包括多个相互独立的队列，第一生产者、第一消费者和第二消费者通过多个队列交换信息。

根据本申请的第三方面，提供了根据本申请第三方面的第一电子设备，其中，包括物理层模块、直接存储器访问模块、存储器、直接存储器访问加速器以及中央处理器，物理层模块与直接存储器访问模块耦合，存储器耦合到直接存储器访问模块和直接存储器访问加速器，直接存储器访问加速器与中央处理器耦合；

其中，直接存储器访问加速器将中央处理器提供的数据包转换为直接存储器访问命令并写入存储器；以及获取存储器中的直接存储器访问命令的执行结果；

直接存储器访问模块依据从存储器获取的直接存储器访问命令发起直接存储器访问传输，并将直接存储器访问命令的执行结果写入存储器；

电子设备通过物理层模块同电子设备的外部设备通信。

根据本申请的第三方面的第一电子设备，提供了根据本申请第三方面的第二电子设备，其中，直接存储器访问加速器设有用于中央处理器访问的流式接口或先入先出接口。

根据本申请的第三方面的第一电子设备，提供了根据本申请第三方面的第三电子设备，直接存储器访问加速器设有用于中央处理器访问的流式写入接口和流式读出接口。

根据本申请的第三方面的第一至第三电子设备之一，提供了根据本申请第三方面的第四电子设备，其中，直接存储器访问加速器包括直接存储器访问命令接收单元和第一处理单元；其中：

直接存储器访问命令接收单元耦合到中央处理器和第一处理单元，直接存储器访问命令接收单元接收中央处理器提供的数据包；以及

第一处理单元与存储器耦合，第一处理单元从直接存储器访问命令接收单元获取中央处理器提供的数据包，将数据包转换为直接存储器访问命令，并写入存储器。

根据本申请的第三方面的第一至第四电子设备之一，提供了根据本申请第三方面的第五电子设备，其中，直接存储器访问加速器包括直接存储器访问命令完成单元和第二处理单元；其中：

第二处理单元与存储器耦合，第二处理单元从存储器获取直接存储器访问命令执行结果；以及

直接存储器访问命令完成单元耦合到第二处理单元和中央处理器，直接存储器访问命令完成单元从第二处理单元获取直接存储器访问命令的执行结果，并向中央处理器提供直接存储器访问命令的执行结果。

根据本申请的第三方面的第四至第五电子设备，提供了根据本申请第三方面的第六电子设备，其中，直接存储器访问命令接收单元和/或直接存储器访问命令完成单元设有缓存区。

根据本申请的第三方面的第一至第六电子设备之一，提供了根据本申请第三方面的第七电子设备，其中，存储器存储的多个直接存储器访问命令被组织为队列，第一处理单元依据队列的写指针将直接存储器访问命令写入存储器。

根据本申请的第三方面的第七电子设备，提供了根据本申请第三方面的第八电子设备，其中，第二处理单元依据队列的读指针从存储器获取直接存储器访问命令的执行结果。

根据本申请的第三方面的第八电子设备，提供了根据本申请第三方面的第九电子设备，其中，第二处理单元依据直接存储器访问命令的执行结果被中央处理器接收而更新读完成指针。

根据本申请的第三方面的第九电子设备，提供了根据本申请第三方面的第十电子设备，其中，直接存储器访问加速器还包括指针管理器，指针管理器与第一处理单元和第二处理单元耦合，第一处理单元从指针管理器获取写指针，第二处理单元从指针管理器获取读指针和向指针管理器更新读完成指针。

根据本申请的第三方面的第九电子设备，提供了根据本申请第三方面的第十一电子设备，其中，第一处理单元与第二处理单元耦合，第一处理单元从第二处理单元获取读完成指针。

根据本申请的第三方面的第九电子设备，提供了根据本申请第三方面的第十二电子设备，其中，第二处理单元向存储器写入读完成指针，并且第一处理单元从存储器获取读完成指针。

根据本申请的第三方面的第一至第六电子设备之一，提供了根据本申请第三方面的第十三电子设备，其中，存储器中存储的多个直接存储器访问命令被组织为链表、线性表或数组。

根据本申请的第三方面的第一至第十三电子设备之一，提供了根据本申请第三方面的第十四电子设备，其中，直接存储器访问命令指示直接存储器访问模块在多个数据帧中传输数据包指示的待传输数据。

根据本申请的第三方面的第十四电子设备，提供了根据本申请第三方面的第十五电子设备，其中，数据帧的大小是512字节。

根据本申请的第三方面的第十四电子设备，提供了根据本申请第三方面的第十六电子设备，其中，数据帧的大小是用高级加密标准加密的数据块大小。

根据本申请的第三方面的第十四电子设备，提供了根据本申请第三方面的第十七电子设备，其中，数据帧的大小是用循环冗余校验码校验的数据块的大小。

根据本申请的第三方面的第一至十七电子设备之一，提供了根据本申请第三方面的第十八电子设备，其中，直接存储器访问加速器与中央处理器之间通过多个相互独立的流进行数据传输。

根据本申请的第三方面的第一至十七电子设备之一，提供了根据本申请第三方面的第十九电子设备，其中，数据包指示标识符，直接存储器访问加速器依据标识符确定直接存储器访问命令在存储器中的存储地址。

根据本申请的第三方面的第二至十七电子设备之一，提供了根据本申请第三方面的第二十电子设备，其中，直接存储器访问加速器包括一个或多个流式接口或先入先出接口，直接存储器访问加速器依据接收数据包的流式接口或先入先出接口，确定直接存储器访问命令在存储器中的存储地址。

根据本申请的第四方面，提供了根据本申请第四方面的第一直接存储器访问命令处理方法，包括如下步骤：

接收数据包；

将数据包转换为直接存储器访问命令，并写入存储器；

响应于存储器中的直接存储器访问命令的执行结果被更新，获取被更新的直接存储器访问命令的执行结果。

根据本申请的第四方面的第一直接存储器访问命令处理方法，提供了根据本申请第四方面的第二直接存储器访问命令处理方法，其中，包括：通过流式接口进行数据传输。

根据本申请的第四方面的第二直接存储器访问命令处理方法，提供了根据本申请第四方面的第三直接存储器访问命令处理方法其中，包括：

提供流式接口的状态标记；

若流式接口的状态标记为可用状态标记，从流式接口接收数据包或向流式接口写入直接存储器访问命令的执行结果。

根据本申请的第四方面的第一直接存储器访问命令处理方法，提供了根据本申请第四方面的第四直接存储器访问命令处理方法其中，包括：通过先入先出接口进行数据传输。

根据本申请的第四方面的第四直接存储器访问命令处理方法，提供了根据本申请第四方面的第五直接存储器访问命令处理方法其中，包括：

提供先入先出接口的状态；

若先入先出接口内的先入先出队列未满，则从先入先出接口接收数据包。

根据本申请的第四方面的第四直接存储器访问命令处理方法，提供了根据本申请第四方面的第六直接存储器访问命令处理方法其中，包括：

提供先入先出接口的状态；

若先入先出接口内的先入先出队列为非空，则向先入先出接口写入直接存储器访问命令的执行结果。

根据本申请的第四方面的第一至第六直接存储器访问命令处理方法之一，提供了根据本申请第四方面的第七直接存储器访问命令处理方法其中，包括：

依据写指针将直接存储器访问命令写入存储器；

更新写指针，并将更新后的写指针写入存储器；

获取读完成指针；

其中，写指针指向存储器中存储直接存储器访问命令的队列的队尾，读完成指针指向存储器中存储直接存储器访问命令的队列的队头；

其中，依据读完成指针落后于写指针，确定存储器中存储直接存储器访问命令的队列未满；仅在存储器中的队列未满时，将直接存储器访问命令写入存储器。

根据本申请的第四方面的第七直接存储器访问命令处理方法，提供了根据本申请第四方面的第八直接存储器访问命令处理方法其中，直接存储器访问模块从存储器中的队列的队头获取直接存储器访问命令；

响应于直接存储器访问命令被完成，直接存储器访问模块将直接存储器访问命令的执行结果写入存储器，更新存储器中的读指针。

根据本申请的第四方面的第七直接存储器访问命令处理方法，提供了根据本申请第四方面的第九直接存储器访问命令处理方法其中，响应于读指针超前于读完成指针，依据读完成指针从存储器获取直接存储器访问命令的执行结果；

更新读完成指针；

其中，响应于直接存储器访问命令的执行结果被写入存储器而更新读指针。

根据本申请的第四方面的第七直接存储器访问命令处理方法，提供了根据本申请第四方面的第十直接存储器访问命令处理方法其中，包括：

响应于读指针与读完成指针不同，从存储器获取直接存储器访问命令的执行结果。

根据本申请的第四方面的第七至第十直接存储器访问命令处理方法之一，提供了根据本申请第四方面的第十一直接存储器访问命令处理方法其中，还包括：将读完成指针写入存储器。

根据本申请的第四方面的第一至第十一直接存储器访问命令处理方法之一，提供了根据本申请第四方面的第十二直接存储器访问命令处理方法其中，通过多个相互独立的流进行数据传输，并且每个流与存储器中的队列一一对应。

根据本申请的第四方面的第十二直接存储器访问命令处理方法，提供了根据本申请第四方面的第十三直接存储器访问命令处理方法其中，还包括：

提供每个流的状态标记；

若流的状态标记为可用状态标记，通过流接收数据包；

依据数据包所指示的流将直接存储器访问命令写入存储器中与数据包所指示的流相应的队列；

通过被完成的直接存储器访问命令所在的队列对应的流，将直接存储器访问命令的执行结果提供给中央处理器。

根据本申请的第四方面的第一至十一直接存储器访问命令处理方法之一，提供了根据本申请第四方面的第十四直接存储器访问命令处理方法其中，通过多个相互独立的流和多个流式接口进行数据传输；流与流式接口一一对应；

直接存储器访问命令处理方法包括：

依据接收数据包的流式接口识别数据包所属的流；

向与被完成的直接存储器访问命令所在的流对应的流式接口写入直接存储器访问命令的执行结果。

根据本申请的第四方面的第一至十四直接存储器访问命令处理方法，提供了根据本申请第四方面的第十五直接存储器访问命令处理方法其中，直接存储器访问命令指示直接存储器访问模块在多个数据帧中传输数据包指示的待传输数据。

根据本申请的第四方面的第十五直接存储器访问命令处理方法，提供了根据本申请第四方面的第十六直接存储器访问命令处理方法其中，数据帧的大小是用高级加密标准加密的数据块大小。

根据本申请的第四方面的第十五直接存储器访问命令处理方法，提供了根据本申请第四方面的第十七直接存储器访问命令处理方法其中，数据帧的大小是用循环冗余校验码校验的数据块的大小。

本申请的技术方案获得的有益效果如下：

(1)本申请的存储器中的单一队列，既用于第一生产者向第一消费者提交第一信息，也用于第一消费者向第二消费者提交第二信息，从而降低了对存储器的存储空间的需求。

(2)本申请通过对同一队列的读指针、写指针和读完成指针的维护实现对存储器中的一个或多个相对独立的队列的有效管理和操作，提高了数据传输速度。

(3)本申请通过对存储器中队列的维护，使得DMA加速器的第一处理单元和DMA模块形成队列的一对生产者与消费者，DMA模块和DMA加速器的第二处理单元形成队列的另一对生产者与消费者，单一队列既用于DMA加速器向DMA模块提交DMA命令，也用于DMA模块向DMA加速器提交DMA命令的执行结果，降低了对存储器的存储空间的需求。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的DMA传输的系统结构图；

图2为根据本申请实施例的DMA传输的系统结构图；

图3为根据本申请实施例的直接存储器访问加速器提供的流式写入接口的示意图；

图4为根据本申请实施例的直接存储器访问加速器提供的流式读出接口的示意图；

图5为本申请实施例一提供的直接存储器访问加速器的结构图；

图6到图10为根据本申请实施例一提供的单一队列的指针示意图；

图11为本申请实施例二提供的直接存储器访问加速器的结构图；

图12为本申请实施例三提供的直接存储器访问命令处理方法的流程图；以及

图13为本申请实施例的CPU通过直接存储器访问加速器执行直接存储器访问操作的流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图2为根据本申请实施例的DMA传输的系统结构图。如图2所示，电子设备200包括物理层模块(PHY模块)210、直接存储器访问模块(DMA模块)220、存储器230、直接存储器访问加速器(DMA加速器)240以及中央处理器(CPU)250。PHY模块210与DMA模块220耦合，存储器230耦合到DMA模块220和DMA加速器240，DMA加速器240与CPU250耦合。

DMA加速器240将CPU250提供的数据包转换为DMA命令并写入存储器230，并获取存储器230中的DMA命令的执行结果。其中，DMA命令指示DMA模块220在多个数据帧中传输由数据包指示的待传输数据。

具体地，DMA加速器240替代CPU 250生成符合DMA模块220所需的格式、传输长度等要求的DMA命令。作为一个实施例，CPU 250接口的数据总线宽度是32比特，要向外部设备300传输4KB的数据，并且数据帧的大小是用高级加密标准(AES)加密的数据块大小。DMA模块220接受的DMA命令为16或32字节，AES加密支持的数据块长度为512字节。因此，DMA加速器240依据接收的来自CPU 250的多个32比特数据生成DMA命令，DMA命令中指示8笔512字节的DMA传输，以符合AES加密的要求。作为另一个实施例，数据帧的大小也可以是用循环冗余校验码校验的数据块的大小。

DMA加速器240替代CPU 250维护存储器230中存储的DMA命令的数据结构，将DMA命令写入存储器230，并监视存储器230中DMA命令的状态更新，并将DMA命令的执行结果提供给CPU 250。

DMA模块220通过PHY模块210在外部设备300与电子设备200之间维护DMA传输。例如，DMA模块220从存储器230获取指示DMA传输的DMA命令，然后依照DMA命令与外部设备300发起DMA传输，并将DMA命令的执行结果写入存储器230。

电子设备200通过PHY模块210同电子设备的外部设备(如外部设备300)进行DMA传输。PHY模块210可以是用于处理PCIe底层协议的PCIe PHY模块、用于处理FC底层协议的FCPHY模块或用于处理以太网底层协议的以太网PHY模块。

电子设备200还耦合到存储器400。在DMA传输中，在DMA模块220的控制下，将存储器400的数据传输给外部设备300，或者将外部设备300提供的数据存储到存储器400。作为一个实施例，存储器400是DRAM(动态随机存取存储器)，同存储器230相比，存储器400具有更大的存储容量。

作为一个实施例，DMA加速器设有用于CPU访问的流式接口。图3为根据本申请实施例的DMA加速器的流式写入接口的示意图；图4为根据本申请实施例的DMA加速器的流式读出接口的示意图。

如图3所示，DMA加速器提供了具有可访问地址的流式写入接口和指示流式接口是否可用的状态标记。CPU通过可用状态标记识别出流式写入接口可用时，将与DMA命令相关的数据按指定宽度(例如32比特)写入流式写入接口。

作为一个示例，CPU通过如下的代码段使用DMA加速器提供的流式写入接口提供数据。变量stream指示从流式写入接口的可用状态标记获取的流式写入接口的状态，在其指示流式写入接口可用时，通过DMA_Write(CMD)过程将DMA命令数据(由变量CMD指示)写入流式接口的可访问地址。若DMA命令数据CMD较大，CPU通过执行程序将其拆分为多个32比特的数据提供给流式写入接口。

If(stream！＝full)

DMA_Write(CMD)

如图4所示，读出接口是流式读出接口。CPU访问流式读出接口提供的可用状态标记，当流式读出接口可用时，指示存在可读出的数据。相应地，CPU从流式读出接口提供的可访问地址读出数据(指示DMA命令的执行结果)。

作为一个示例，CPU通过如下的代码段使用DMA加速器提供的流式读出接口获取数据。变量stream指示从流式读出接口的可用状态标记获取的流式读出接口的状态，在其指示流式读出接口非空时，通过DMA_Read(CMD)过程从流式读出接口的可访问地址获取DMA命令的执行结果(由变量CMD_Status指示)。若DMA命令的执行结果尺寸较大，CPU通过执行程序按照指定宽度(例如32比特)通过读多次数据从流式读出接口获取DMA命令的执行结果。

If(stream！＝empty)

DMA_Read(CMD_Status)

可选地，DMA加速器向CPU提供中断。作为对中断的响应，CPU知晓流式读出接口存在可读出数据，则CPU从流式读出接口读出数据。

可选地，流式写入接口和流式读出接口也可以不使用可用状态标记。CPU直接向流式写入接口提供的可访问地址写入数据和直接从流式读出接口提供的可访问地址读出数据。

通过使用流式接口，CPU将数据写入到流，无须关心数据的存储地址和数据结构，从而减轻了CPU的负载。在读出数据时，CPU通过使用流式接口从流中获取数据，无须关心数据的存储地址和数据结构。尽管流式接口提供了可访问地址，但是该可访问地址为单一地址或指定地址，即使访问多份数据，CPU也无须处理地址的更新，也无须进行内存管理。

可以理解地，该可访问地址也可以是所访问的流的标识符，从而在软件看到，通过向流添加数据的操作，将数据提供给DMA加速器或DMA模块。

作为另一个实施例，DMA加速器设有用于CPU访问的先入先出接口(FIFO接口)。DMA加速器向CPU提供FIFO写入接口。在DMA加速器提供的FIFO队列未满时，CPU可向FIFO队列的队尾写入数据。DMA加速器向CPU提供FIFO读出接口。在FIFO队列非空时，CPU可从FIFO队列的队头读出数据。

实施例一

图5为根据本申请实施例一提供的DMA加速器240(也参看图2)的结构图。如图5所示，DMA加速器240包括DMA命令接收单元501、处理单元502、DMA命令完成单元504和处理单元503。

如图5所示，DMA命令接收单元501分别耦合到CPU 250和处理单元502，DMA命令接收单元501接收CPU 250提供的数据包。

处理单元502与存储器230耦合，处理单元502从DMA命令接收单元501获取CPU 250提供的数据包，将数据包转换为符合DMA模块220可接受的格式，形成DMA命令并写入存储器230，并维护DMA模块220可接受的数据结构(例如，队列)。

处理单元503与存储器230耦合，处理单元503从存储器230获取DMA命令执行结果。DMA命令完成单元504分别耦合到处理单元503和CPU 250，DMA命令完成单元504从处理单元503获取DMA命令的执行结果，并向CPU 250提供DMA命令的执行结果。

作为一个实施例，DMA命令接收单元501和/或DMA命令完成单元504设有缓存区，以缓存来自CPU 250的数据包和/或来自处理单元503的DMA命令的执行结果。

作为一个实施例，如图5所示，DMA命令接收单元501提供流式写入接口，以接收CPU250提供的数据包。并且，DMA命令完成单元504缓存处理单元503提供的DMA命令的状态，并通过其流式读出接口向CPU 250指示流式读出接口可用或者流式读出接口中存在待读取的数据，CPU 250通过DMA命令完成单元504的流式读出接口从DMA命令完成单元504读取DMA命令的执行结果。

通过向CPU 250提供流式接口来访问DMA加速器240，CPU 250无须维护存储器230中存储DMA命令的数据结构，无须关心DMA模块220接受的DMA命令的格式，无须对不同类型DMA命令的特定格式进行适配，简化了CPU 250访问DMA命令的接口，降低了CPU 250处理DMA命令时的负载。

存储器230中存储的多个DMA命令可以被组织为队列、链表、线性表或数组等。

作为一个实施例，存储器230中存储的多个DMA命令被组织为队列。在该实施例中，CPU250与DMA加速器240之间通过单一流进行数据传输，存储器230中设有一个队列(单一队列)。处理单元502依据队列的写指针将DMA命令写入存储器230，处理单元503依据队列的读指针从存储器230获取DMA命令的执行结果，并依据DMA命令的执行结果被CPU 250接收而更新读完成指针。

如图5所示，处理单元502维护读指针和写指针，处理单元502在由标记①②③指示的过程中，依据写指针指示的地址将DMA命令写入存储器230。接下来，处理单元502更新自身维护的写指针，使写指针指向更新后的队列的队尾。在由标记④⑤⑥指示的过程中，将更新后的写指针写入存储器230，以在存储器230中记录队尾的位置。处理单元502还通过由标记⑦⑧⑨指示的过程监视存储器230中的读完成指针(指示队列的队头位置)，并在处理单元502内部记录读完成指针的最新值。通过维护读完成指针和写指针，处理单元502知晓存储器230中的队列是否未满。在队列未满时，处理单元502可向队尾添加DMA命令。

继续参看图5，DMA模块220从存储器230获取DMA命令。DMA模块220依据存储器230中记录的写指针和读指针确定队列中是否存在被添加的DMA命令，并从队头(由读指针指示)获取DMA命令。DMA模块220依据取出的DMA命令在外部设备与电子设备之间发起DMA传输，并在DMA命令对应的DMA传输完成并将DMA命令的执行结果写入存储器230后，更新存储器230中的读指针，以指示DMA命令被DMA模块220处理完成。

需要理解的，处理单元502操作的队列由写指针指示队尾，由读完成指针指示队头。以及由处理单元503操作的队列，由读指针指示队尾，由读完成指针指示队头。

处理单元503监视存储器230中的读指针。响应于存储器230的读指针发生变化，或者存储器230的读指针与处理单元503记录的读完成指针不同，处理单元503知晓有新的DMA命令被DMA模块处理完成。在读完成指针与存储器230的读指针不同时，处理单元503依据自身记录的读完成指针从存储器230获取被处理完成的DMA命令的执行结果，并提供给DMA命令完成单元504。处理单元503还响应于将DMA命令的执行结果提供给DMA命令完成单元504，更新自身维护的读完成指针。

作为一个实施例，处理单元503可以将读完成指针写入存储器230。处理单元502监视存储器230中的读完成指针，并将读完成指针作为队列队头的位置。处理单元502从存储器230获取读完成指针。

作为另一个实施例，处理单元502与处理单元503耦合，处理单元502直接从处理单元503获取读完成指针，将读完成指针作为队列队头的位置，而无须从存储器230获取读完成指针。

作为再一个实施例，DMA加速器240还包括指针管理器(请参见图11中的指针管理器1105)，指针管理器分别与处理单元502和处理单元503耦合，处理单元502从指针管理器获取读完成指针以及向指针管理器更新写指针，处理单元503从指针管理器获取读指针和向指针管理器更新读完成指针。

作为又一个实施例，处理单元502将写指针直接提供给DMA模块220，DMA模块220将读指针直接提供给处理单元503。

图6到图10为根据本申请实施例一提供的单一队列的指针示意图。与该单一队列相关的指针包括读指针、写指针与读完成指针。存储器230中的队列以及与队列相关的指针可被DMA加速器240或DMA模块220访问。

可选地，DMA加速器240与DMA模块220可维护与队列相关的指针的副本。

图6展示了初始状态的队列与指针。队列包括16个条目(分别编号为0-15)，可容纳16个DMA命令。可选地，DMA命令可具有相同或不同的大小。

在初始状态，电子设备200上电或复位后，队列中未被写入任何DMA命令(队列为空)，读指针、写指针与读完成指针均为0，指向队列的条目0。

DMA加速器240的处理单元502依据写指针向队列(图6中写指针为0)添加DMA命令，并在将DMA命令写入队列后，更新存储器230中的写指针。参看图7，队列的编号为0的条目被写入DMA命令，写指针被更新为1(指向编号为1的队列条目)。而读指针和读完成指针依然为0。

DMA模块220依据读指针落后于写指针，识别出队列被写入了DMA命令。DMA模块220依据读指针(图7中指向编号为0的队列条目)从队列中获取DMA命令并处理。

可以理解地，DMA加速器240的处理单元502向队列添加DMA命令的过程，与DMA模块从队列获取DMA命令的过程可以并发，并且互相不会影响对方。

参看图8，DMA模块220处理DMA命令的速度慢于DMA加速器240向队列中添加命令的速度，DMA加速器240的处理单元502持续向队列添加DMA命令，写指针已被更新为10(编号为0到9的队列条目均被写入DMA命令)。DMA模块220处理了队列中的编号为0到3的队列条目的DMA命令，读指针被更新为4。DMA模块220在完成对DMA命令的处理后，更新队列中的DMA命令，在DMA命令中记录DMA命令的执行结果。DMA模块220向队列的条目中写入DMA命令的执行结果。在图8中，队列中编号为0到3的队列条目中的DMA命令均被DMA模块220处理完成。

可选地，在此过程中，读指针指示了DMA模块220向队列写入DMA命令的执行结果时的队列条目。DMA模块220完成向队列条目写入DMA命令的执行结果后，更新存储器230中的读指针。

可选地，DMA模块220记录了DMA命令在队列中的位置，并在处理完成该DMA命令后依据所记录的位置将DMA命令的执行结果写入队列。

DMA加速器240的处理单元503从队列的条目中获取DMA命令的执行结果。DMA加速器240的处理单元503识别读指针超前于读完成指针，知晓队列中被DMA模块220写入了DMA命令的状态，而依据读完成指针所指示的条目获取DMA命令的执行结果。处理单元503从队列条目获取DMA命令的执行结果后，还更新读完成指针，使其指向队列的下一个条目。参看图8，DMA加速器240的处理单元503依据读完成指针获取了编号为0和1的队列条目的DMA命令的执行结果，并将读完成指针更新为指向编号为2的队列条目。

DMA加速器240的处理单元502继续向队列添加DMA命令。当编号为15的条目被写入DMA命令后，由于队列总共有16个条目，写指针发生回绕，并指向编号为0的条目(参看图9)。同时，DMA模块220继续处理队列中的DMA命令，并将DMA命令执行状态写入队列，并更新读指针(图9中指向编号为11的条目)。DMA加速器240的处理单元503继续从队列获取DMA命令的执行结果，并更新读完成指针(图9中指向编号为7的条目)。

优选地，在写指针0中还记录其发生回绕，基于回绕标记或回绕发生的次数来识别写指针超前于读指针。

DMA加速器240的处理单元502依据写指针和读完成指针识别队列是否未满。若读完成指针超前于写指针，意味着队列中充满了被添加但尚未被取走的DMA命令(可能已被DMA模块220处理完成)，从而DMA加速器240的处理单元502暂停向队列添加DMA命令，而等待DMA加速器240的处理单元503从队列取走DMA命令的执行结果。

DMA加速器240的处理单元503从队列获取DMA命令的执行结果的过程与DMA模块220向队列添加DMA命令的执行状态的过程可并行执行，而不会互相影响。

请参见图10，DMA加速器240的处理单元503从队列获取DMA命令的执行结果的速度快于DMA模块220向队列添加DMA命令的执行结果的速度，从而读完成指针逐渐追上读指针。图10中，相对于图9，读完成指针和读指针均发生回绕，并且读完成指针和读指针指向相同的位置(编号为2的队列条目)。作为响应，DMA加速器240的处理单元503识别到DMA模块220尚未产生更新的DMA命令执行结果，因此DMA加速器240的处理单元503暂停从队列中获取DMA命令执行结果。

在该队列的使用过程中，DMA加速器的处理单元502和DMA模块220是使用队列的一对生产者与消费者，DMA模块220和DMA加速器的处理单元504是使用队列的另一对生产者与消费者。单一队列既用于DMA加速器向DMA模块提交DMA命令，也用于DMA模块向DMA加速器提交DMA命令的执行结果，降低了对存储器的存储空间的需求。

实施例二

图11为本申请实施例二提供的直接存储器访问加速器的结构图。如图11所示，DMA加速器240包括DMA命令接收单元1101、处理单元1102、DMA命令完成单元1104和处理单元1103。

如图11所示，DMA命令接收单元1101分别耦合到CPU 250和处理单元1102，DMA命令接收单元1101接收CPU 250提供的数据包。

处理单元1102与存储器230耦合，处理单元1102从DMA命令接收单元1101获取CPU250提供的数据包，将数据包转换为符合DMA模块220可接受的格式，形成DMA命令并写入存储器230，并维护DMA模块220可接受的数据结构(例如，队列)。

处理单元1103与存储器230耦合，处理单元1103从存储器230获取DMA命令执行结果。DMA命令完成单元1104分别耦合到处理单元1103和CPU 250，DMA命令完成单元1104从处理单元1103获取DMA命令的执行结果，并向CPU 250提供DMA命令的执行结果。

实施例二与实施例一的区别在于：DMA加速器240与CPU 250之间通过多个相互独立的流进行数据传输，存储器230中设有与各个流对应的队列。DMA模块独立处理CPU 250在各个流中提供的DMA命令。

作为一个例子，DMA命令接收单元1101设有端口(单一端口，如流式写入接口)。DMA命令接收单元1101的流式写入接口为每个流提供可用状态标记，CPU 250可独立或联合地获取每个流的可用状态标记。该端口依据流的可用状态而接收CPU 250的数据包，数据包中标记要访问的流。DMA命令接收单元1101依据数据包中的标记识别DMA命令所属的流。处理单元1102依据DMA命令所属的流，获取与该流对应的队列的指针(即DMA命令在存储器230中的存储地址)，并将DMA命令写入与该流对应的队列。

处理单元1103监视各个流对应的队列的指针。在队列中出现处理完成的DMA命令的执行状态后，处理单元1103获取DMA命令的执行结果，并通过DMA命令完成单元1104提供给CPU250。具体地，DMA命令完成单元1104的流式读出接口为每个流提供可用状态标记，CPU250可独立或联合地获取每个流的可用状态标记，并通过流式读出接口从各个流获取DMA命令的执行结果。

DMA加速器240确保CPU 250提交的DMA命令所属的流与CPU 250获取的DMA命令的执行结果所属的流是相同的流。即使CPU 250同时向多个流提交DMA命令，但是CPU 250从各个流获取的DMA命令的执行结果出现于与CPU 250提交的DMA命令相同的流中。例如，DMA加速器240提供4个流(S0、S1、S2与S3)，CPU 250向流S1提交了DMA命令C1和C2，向流S2提交了DMA命令C3和C4，而CPU 250相应地从DMA命令完成单元1104提供的流S1中获取到DMA命令C1和C2的执行结果，而从DMA命令完成单元1104提供的流S2中获取到DMA命令C3和C4的执行结果。

可选地，在同一流中，DMA命令的执行结果按DMA命令被提交到流的顺序提供给CPU250。同样可选地，在同一流中，DMA命令的执行结果提供给CPU 250的顺序可以是乱序的。

作为另一个具体实施例，DMA命令接收单元1101设有多个端口(如流式接口或先入先出接口)，端口的数量与流的数量相同，端口与流一一对应。DMA命令接收单元1101通过与流一一对应的端口接收CPU 250的数据包。DMA命令接收单元1101依据接收数据包的端口识别DMA命令所属的流。处理单元1102依据DMA命令所属的流，获取与该流对应的队列的指针(即DMA命令在存储器230中的存储地址)，并将DMA命令写入与该流对应的队列。DMA命令完成单元1104依据DMA命令所属的流从与该流对应的端口将DMA命令执行结果提供给CPU250。

作为又一个实施例，数据包指示标识符(sID，也称为流标识符)，流标识符指示了数据包所属的流。DMA加速器240依据标识符确定DMA命令在存储器230中的存储地址。

作为一个实施例，DMA加速器240还包括指针管理器1105。指针管理器1105分别与处理单元1102和处理单元1103耦合，用于记录存储器230中各个队列的读指针、写指针和读完成指针(例如，用于流标识符为S0的流的多个指针、用于流标识符为S1的流的多个指针)。处理单元1102向指针管理器1105更新与每个流对应的队列的写指针，处理单元1103从指针管理器1105获取与每个流对应的队列的读指针和向指针管理器1105更新与每个流对应的队列的读完成指针。指针管理器用于对存储器中的多个队列进行管理，并且用于处理单元1102和处理单元1103交换指针。处理单元1102与处理单元1103依据流标识符从指针管理器1105获取或向指针管理器1105写入同流对应的指针。

可选地，存储器230为每个流对应的队列和与队列对应的指针提供存储空间。图11中展示了存储器230容纳两个队列，以及两个队列的每个的读指针与写指针。流与存储器230中的队列一一对应。

实施例三

图12为本申请实施例三提供的DMA命令处理方法的流程图。如图12所示，DMA加速器对DMA命令的处理方法包括如下步骤：

步骤1201：接收来自CPU的数据包。

步骤1202：将数据包转换为DMA命令，并写入存储器。

步骤1203：响应于存储器中的DMA命令的执行结果被更新，获取被更新的DMA命令的执行结果。

步骤1204：将DMA命令的执行结果提供给CPU。

作为一个实施例，CPU与DMA加速器之间通过流式接口进行数据传输，DMA加速器为每个流提供状态标记。

步骤1201中，DMA加速器提供流式接口的状态标记，该状态标记指示流式接口是否可以接收数据。若CPU识别出流式接口的状态标记为可用状态标记，则CPU向流式接口发送数据包。

步骤1204中，DMA加速器提供流式接口的状态标记，该状态标记指示流式接口是否存在需要输出的数据。若CPU识别出流式接口的状态标记为可用状态标记，则CPU从流式接口读取数据包。

作为另一个实施例，CPU与DMA加速器之间通过先入先出接口(FIFO接口)进行数据传输。

步骤1201中，DMA加速器提供先入先出接口的状态。若CPU识别出先入先出队列未满，则CPU向先入先出接口发送数据包。

步骤1204中，DMA加速器提供先入先出接口的状态。若CPU识别出先入先出队列为非空，则CPU从先入先出接口读取数据包。

可选地，存储器中存储的多个DMA命令被组织为队列。通过写指针、读指针和读完成指针来维护队列。写指针指向存储器中存储DMA命令的队列的队尾，读完成指针指向存储器中存储DMA命令的队列的队头。

DMA加速器依据读完成指针落后于写指针，确定存储器中存储DMA命令的队列未满。仅在存储器中的队列未满时，DMA加速器依据写指针将DMA命令写入存储器，然后更新写指针。

DMA模块依据读指针从存储器中的队列获取DMA命令并进行处理。响应于DMA命令被完成，DMA模块将DMA命令的执行结果写入存储器，并更新存储器中的读指针。

响应于读指针与读完成指针不同，DMA加速器从存储器获取DMA命令的执行结果。响应于读指针超前于读完成指针，DMA加速器依据读完成指针从存储器获取DMA命令的执行结果，并更新读完成指针。

可选地，DMA加速器可以将读完成指针写入存储器，并且监视存储器中的读完成指针，并将读完成指针作为队列队头的位置。

作为一个实施例，DMA加速器与CPU之间通过多个相互独立的流进行数据传输，存储器中设有与各个流一一对应的队列。DMA模块独立处理CPU在各个流中提供的DMA命令。DMA加速器为每个流提供状态标记。

图13为本申请实施例的CPU通过直接存储器访问加速器执行直接存储器访问操作的流程图。如图13所示，CPU通过DMA加速器执行DMA操作包括如下步骤：

步骤1310：CPU从DMA加速器中获取可用的流。例如，CPU访问DMA加速器提供的流式接口是否可用的状态标记，以获取可用的流。该状态标记指示对应的流是否可以写入数据或读出数据。

若CPU要向DMA加速器提供DMA命令，，则执行步骤1320：向可用的用于写入DMA命令的流发送数据包。

若CPU要从DMA加速器获取DMA命令的执行结果，则执行步骤1330：从可用的用于读出数据的流获取DMA命令的执行结果。

通过使用流式接口，CPU将数据写入到流，无须关心数据的存储地址和数据结构，从而减轻了CPU的负载。在读出数据时，CPU通过使用流式接口从流中获取数据，无须关心数据的存储地址和数据结构。尽管流式接口提供了可访问地址，但是该可访问地址为单一地址或指定地址，即使访问多份数据，CPU也无须处理地址的更新，也无须进行内存管理。

本申请的技术方案获得的有益效果如下：

(1)本申请使用单一的队列，既用于第一生产者向第一消费者提交第一信息，也用于第一消费者向第二消费者提交第二信息，从而降低了对存储器的存储空间的需求。

(2)本申请通过读指针、写指针和读完成指针实现对存储器中的一个或多个相对独立的队列的有效管理和操作，提高了数据传输速度。

(3)本申请通过对存储器中队列的维护，使得DMA加速器的第一处理单元和DMA模块形成队列的一对生产者与消费者，DMA模块和DMA加速器的第二处理单元形成队列的另一对生产者与消费者，单一队列既用于DMA加速器向DMA模块提交DMA命令，也用于DMA模块向DMA加速器提交DMA命令的执行结果，降低了对存储器的存储空间的需求。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种通过队列交换信息的方法，其特征在于，包括：

第一生产者将第一消息写入队列；

第一消费者从所述队列获取所述第一消息；

所述第一消费者将所述第一消息的处理结果写入所述队列内的所述第一消息；其中，所述第一消息的处理结果形成第二消息；

第二消费者从所述队列获取所述第二消息；

所述第一生产者与第二消费者是直接存储器访问加速器；

所述第一消费者是直接存储器访问处理模块；

所述第一消息是直接存储器访问命令，所述第二消息是直接存储器访问命令的处理结果。

2.根据权利要求1所述的通过队列交换信息的方法，其特征在于，所述第一生产者依据所述队列的写指针将所述第一消息写入所述队列；

所述第一消费者依据所述队列的读指针从所述队列获取所述第一消息；

所述第一消费者依据所述读指针将所述第二消息写入所述队列。

3.根据权利要求1所述的通过队列交换信息的方法，其特征在于，所述第二消费者依据所述队列的读完成指针从所述队列获取所述第二消息。

4.根据权利要求3所述的通过队列交换信息的方法，其特征在于，包括：响应于所述第二消费者从所述队列获取所述第二消息，更新所述读完成指针。

5.根据权利要求2所述的通过队列交换信息的方法，其特征在于，包括：

所述第一生产者将所述写指针提供给所述第一消费者；

所述第一消费者将所述读指针提供给所述第二消费者。

6.根据权利要求1-5中任一项所述的通过队列交换信息的方法，其特征在于，所述存储器包括多个相互独立的所述队列，所述第一生产者、所述第一消费者和所述第二消费者通过多个所述队列交换信息。

7.一种处理队列的系统，其特征在于，包括：

第一生产者，将第一消息写入队列；

第一消费者，从所述队列获取所述第一消息；并且将所述第一消息的处理结果写入所述队列内的所述第一消息；其中，所述第一消息的处理结果形成第二消息；

第二消费者，从所述队列获取所述第二消息；

所述第一生产者与第二消费者是直接存储器访问加速器；

所述第一消费者是直接存储器访问处理模块；

所述第一消息是直接存储器访问命令，所述第二消息是直接存储器访问命令的处理结果。

8.根据权利要求7所述的处理队列的系统，其特征在于，所述队列包括：

写指针，指示向所述队列写入消息的地址；

读指针，指示所述第一消费者从所述队列读出消息的地址。

9.根据权利要求8所述的处理队列的系统，其特征在于，所述第一生产者依据所述队列的写指针将所述第一消息写入所述队列；

所述第一消费者依据所述队列的读指针从所述队列获取所述第一消息；

所述第一消费者依据所述读指针将所述第二消息写入所述队列。

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