CN109087947A - 包括具有增强功能的包埋式绝缘层的晶体管元件 - Google Patents

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Abstract

在复杂的SOI晶体管元件中，包埋式绝缘层可以特别地设计成包含非标准介电材料。例如，可以将电荷俘获材料和/或高k介电材料和/或介电材料结合到包埋式绝缘层中。这样，可以获得具有优良性能的非易失性存储晶体管元件和/或可以提高反向偏置机构的效率。

Description

包括具有增强功能的包埋式绝缘层的晶体管元件
技术领域
大体而言，本公开涉及半导体器件，其包括基于SOI(绝缘体上半导体)架构形成的晶体管元件，即包括包埋式绝缘层。
背景技术
在小信号处理以及电源应用方面，半导体器件领域取得了重大进展。具体而言，半导体器件的临界尺寸的持续缩放已经在模拟和数字电路(例如微控制器、CPU、GPU等)的整体复杂性方面取得了卓越成就，其中在非常复杂的微处理器中，可以实现多达数亿或甚至超过10亿个单独的晶体管元件，以形成一个或多个复杂电路。除了稳定地减小代表任何复杂电路的骨干的晶体管元件的临界尺寸外，为了促进出色的性能，还考虑了各个其它方面。例如，当尝试进一步增强电路性能的某些方面如信号处理速度、功耗、信息密度、可处理性等时，可以采取不同的方法以符合这些不同方面。例如，当稳定地减小场效应晶体管的临界尺寸——例如目前处于大约30纳米的数量级并且在复杂的小信号应用中甚至更小的栅长——时，可能必须采取某些措施以对抗伴随减小的栅长的各种负面影响。在这方面，针对短栅长的减少的沟道控制、沟道区域中的掺杂剂浓度的变化等可以代表可能必须被抵消以充分利用与减小的栅长相关联的优点的一些不利影响。类似地，特别是关于降低的总功耗，静态和动态泄漏电流也可能愈发导致晶体管表现低于期望。
鉴于降低晶体管临界尺寸的减小的这些副作用中的一些，已经采取了某些方法并且这些方法已经导致甚至更高级的复杂集成电路，然而，其中，这些不同方法中的每一种在有关上述副作用的其它方面取得了优良结果的同时却可能导致某些缺点。例如，已经研发了三维晶体管架构，以便在不会过度地影响、甚至会进一步减小总的晶体管尺寸的情况下提供优良的沟道控制和提高的电流驱动能力。另一方面，这样的方法可能显著提高整个工艺的复杂性，由此使得这些方法对于在高电路复杂性下需要低成本的应用而言不太理想。
在其它方法中，公知(已经确定的、公认的)的平面晶体管配置可用于具有上述范围内的栅长的非常复杂的电路设计中，其中所谓的“SOI”(绝缘体上硅或半导体)配置被频繁地应用于进一步提高整体性能并扩展平面架构的适用性，即使对于进一步减小的晶体管尺寸也是如此。一般而言，SOI架构在晶体管的半导体本体的减小的总寄生电容方面可能是有利的，因为其中已经结合了漏极区域和源极区域以及沟道区域的半导体区域由埋入式绝缘材料在竖直方向上、即沿着深度方向被圈定，由此与基体配置相比总体上减小沿竖直方向的晶体管尺寸。此外，在近年来的研发中，SOI晶体管的基础半导体材料的厚度例如显著减小到15nm或小得多，以便获得基本上完全耗尽(fully depleted)的晶体管配置，由此有助于优良的总体沟道可控性。此外，沟道区域中的掺杂剂浓度可显著降低，或沟道区域可以以基本上非掺杂材料的形式提供，由此有助于显著减少的性能变化，这通常可以归因于需要大量沟道掺杂的晶体管器件中的不可避免的掺杂剂浓度变动。
此外，关于可以通过采用三维晶体管架构来显著增强的沟道可控性，已经认识到，同样在平面晶体管配置中，可以通过提供如下配置来增强沟道区域的可控制性：该配置允许施加“偏置”电压，该偏置电压施加至与所考虑的晶体管的沟道区域电容耦合的半导体区域。看上去特别是基于SOI架构的概念而形成的晶体管元件特别适合于施加反向偏置电压，这是因为沟道区域与下方的基体/基底材料电隔离，所述块材料可被有效地用作用于施加反向偏置电压的电极材料。由于完全耗尽的SOI晶体管架构固有地表现出优良的沟道可控性，因此施加反向偏置电压的概念更进一步提高了这些类型晶体管的总体性能。由于完全耗尽的SOI晶体管就沟道可控性而言提供了可以与复杂的三维晶体管架构相当的优良性能，并且由于这些完全耗尽的SOI晶体管在降低制造工艺中的整体工艺复杂性方面可能是有利的，所以为了利用反向偏置电压的概念来提高整体晶体管性能已付出了不懈努力。为此，电压发生器和控制电路已应用于总电路设计中，以便在相应晶体管元件的沟道区域的“背面”提供所需的电压。亦即，为了获得用于沟道区域的类似于双栅(dual gate)概念的附加控制功能，特定的偏置电压(通常为多个不同的偏置电压)必须通过适当设计的电压发生器来提供并且在特定的晶体管元件中施加，由此通常还需要特定的控制体制，特别是当要使用动态反向偏置机构时。
亦即，尽管特定大小的电压通常可以永久地施加至基于反向偏置电压而被控制的特定晶体管元件，但考虑到总功耗并因此考虑到减少的泄漏电流，可能需要在实际需要反向偏置电压控制机制的那些操作时间动态地施加反向偏置电压，而在相应晶体管的其它无效时段中可以去除反向偏置电压。尽管这种控制策略可以在仍保持总功耗的同时提供相应晶体管元件的优良可控性，例如以低水平的泄漏电流的形式，但事实证明需要大量的设计工作并且任何这种晶体管元件的总体动态表现均下降。亦即，在激活需要反向偏置电压的晶体管时，在将信号实际施加至实际的栅极之前可能需要一定的稳定时间，以根据输入信号的要求切换晶体管。此外，当鉴于所考虑的电路设计而需要不同大小的反向偏置电压时，即使对于不同反向偏置电压的静态施加，也必须实现与相应基准电压有关的对应的设计开支，由此有助于总体设计复杂度和针对所考虑的电路的给定功能表现的减小的电路密度。
此外，反向偏置电压的作用还可能受晶体管总体配置——例如沟道区域的耗尽程度、包埋式绝缘层的厚度、栅长等——的强烈影响。在适当设计复杂的SOI晶体管中的反向偏置机构时，也可能需要考虑这些方面。
典型地，在进一步减小晶体管临界尺寸时，包埋式绝缘层的厚度也减小，这也可能导致泄漏电流等方面的相应问题，由此可能减少一部分通常与反向偏置机构的实施相关联的优点。
发明内容
鉴于上述状况，本公开因此涉及半导体器件，并且具体涉及晶体管元件，其中可以通过在避免或至少减轻上述一个或多个问题的影响的同时从晶体管元件的“背面”另外控制沟道导电性来提高复杂的基于SOI的晶体管架构的性能。
以下呈现了本公开的简化概要以便提供对本发明的一些方面的基本理解。此发明内容并非本发明的详尽概述。其目的不在于确定本发明的关键或重要要素，或描绘本发明的范围。其唯一目的是提出一些以简化形式的概念以作为对后面讨论的更详细的描述的序言。
总体而言，本公开基于以下概念：基于SOI的晶体管元件的表现和/或功能可以通过基于一种或多种包埋式绝缘材料实施沟道导电率控制机制来扩展，所述包埋式绝缘材料可以被设计成提高沟道区域的整体可控性和/或总体而言扩展特定晶体管元件的功能。为此，在本公开的一些方面中，包埋式绝缘层可以被不同特性的两个或更多个材料层的堆叠所取代，以便获得期望的总体功能表现。例如，在一些说明性实施例中，可以在包埋式绝缘层或层堆内实施电荷俘获机制，所述包埋式绝缘层或层堆因此可以用于基于可通过该电荷俘获机制来俘获或去除的电荷来设计包埋式绝缘层堆的反向偏置行为。这样，可以设置非易失性但可编程的机制来影响沟道导电性，由此获得用于晶体管元件的操作的各个方面，包括基于包埋式绝缘层堆的电荷俘获机制。例如，在一些说明性实施例中，电荷俘获机制可被视为是晶体管的非易失性存储单元，并且在认为合适的情况下可被用作用于存储信息的存储晶体管，使得可以基于不同机制来完成对存储单元进行编程的操作和读出所存储的信息的操作，由此有助于优良的总体性能。由此，可以避免通常可基于在栅极结构中实现的电荷俘获机制而在非易失性存储晶体管中引起的某些损害。另一方面，当考虑将包括基于改良的包埋式绝缘层或层堆的电荷俘获机制的晶体管用作基于反向偏压机制操作的晶体管元件时，通过在包埋式绝缘层内置入一定量的电荷以便在启用相应的标准栅极结构时获得“瞬时”反向偏置电压，可以以期望的“大小”容易地实现相应的反向偏置“电压”。因此，利用一个或多个编程电压，可以在电路中实现反向偏置“电压”的期望范围，这可以在总制造工艺的最后阶段中完成，或甚至可以在所考虑的电路的任何工作周期期间以动态方式完成。
在本公开的其它方面中，可以通过应用如下技术来完成包埋式绝缘材料的设计：该技术用于实现提供期望的物理厚度的高k介电材料，同时减小所产生的包埋式绝缘材料的对应的等效氧化层厚度(oxide equivalent thickness)。这样，可以增强与沟道区域的电容耦合，同时可以减少从包埋式绝缘堆通过的静态和动态电流泄漏。此外，当缩放晶体管元件从而还需要等效氧化层厚度的相应缩放时，与包埋式绝缘层的基于标准二氧化硅的材料的相应地缩放的物理厚度相比，将附加电荷载体(载流子)结合到基于高k电介质材料的物理上较厚的包埋式绝缘材料中可以显著降低对晶体管总体性能的影响。
在本公开的又一些方面中，包埋式绝缘层或层堆的设计可以包括可以用于以期望方式适当地影响沟道导电性的铁电材料的加入。亦即，在这种情况下同样可以将该机制视为所考虑的晶体管的非易失性存储单元或存储部分，其中编程操作和读出所存储的信息的操作可以在本地彼此分开，如上文在针对电荷俘获机构的描述中所述那样。亦即，建立特定极化状态所需的电压可以在不要求实际的栅极结构与相应的漏极和源极区域之间的高电压差的情况下施加，由此基本上避免对实际的栅极结构的任何不利影响。在另一些方面中，如上文所述，包埋式绝缘层或层堆内的铁电材料可以例如关于结晶配置、厚度等适当地进行设计，以便在沟道区域内实现不同量级的电场，由此同样以非易失性方式获得不同的反向偏置“电压”，同时保留基本的晶体管配置。
在本文公开的一个说明性的实施例中，晶体管元件包括在侧向上定位在漏极区域与源极区域之间的、形成在半导体层中的沟道区域。晶体管元件还包括形成在沟道区域上的控制栅极结构。另外，晶体管元件包括形成在半导体层下方并且包括至少两个不同的介电材料层的包埋式绝缘层堆。此外，该晶体管元件包括形成在包埋式绝缘层堆下方、连接成接收控制电压的半导体本体区域。
在本文公开的另一个说明性的实施例中，晶体管元件包括形成在半导体层中并且侧向地定位在漏极区域与源极区域之间的沟道区域。此外，晶体管元件包括形成在沟道区域上的控制栅极结构。另外，在半导体层下方形成有包埋式绝缘层并且该包埋式绝缘层包括电荷俘获层。此外，该晶体管元件包括、形成在包埋式绝缘层堆下方、连接成接收控制电压的半导体本体区域。
在本文公开的又一个说明性的实施例中，晶体管元件包括形成在半导体层中并且侧向地定位在漏极区域与源极区域之间的沟道区域。此外，在沟道区域上形成有控制栅极结构。此外，在半导体层下方形成有包埋式绝缘层并且该包埋式绝缘层包含高k介电材料。另外，该晶体管元件包括形成在包埋式绝缘层的下方并且(这二者)连接成接收控制电压的半导体本体区域。
附图说明
参考以下结合附图进行的描述可以理解本公开，在附图中，同样的附图标记表示同样的元件，并且其中：
图1A示意性地示出了包括基于SOI架构而形成的一个或多个晶体管元件的半导体器件的截面图，该半导体器件包括具有特别设计的特性的包埋式绝缘层以便提高或扩展晶体管元件的功能，其中，在该图所示的实施例中，在包埋式绝缘层中结合有电荷俘获材料；
图1B示意性地示出了根据说明性的实施例的包括已在其中结合了电荷俘获层的包埋式绝缘层的晶体管元件的截面图，其中电荷载体可以局部上不同地定位在单个晶体管元件内的电荷俘获材料中；
图2示意性地示出了包括设计好的包埋式绝缘层的晶体管元件的截面图，在所示的实施例中，所述包埋式绝缘层包含高k介电材料；
图3A示意性地示出了根据说明性的实施例的基于包埋式绝缘层而形成的晶体管元件的截面图，所述包埋式绝缘层包括处于可以被施加控制电压以便调节特定极化状态的状态的铁电材料；以及
图3B示意性地示出了根据又一些说明性实施例的在“正常”操作期间的图3A的晶体管元件，在所述“正常”操作中，标准控制栅极结构基于晶体管元件的标准操作电压而接收信号。
尽管本文公开的主题可以有各种修改和替换形式，但是其具体实施例已藉由附图中的示例示出并且在本文中详细描述。然而，应当理解，本文中对具体实施例的描述并非旨在将本发明限制为所公开的特定形式，而是相反，其意图在于涵盖落入由所附权利要求所定义的本发明的精神和范围内的所有修改、等效物和替换物。
具体实施方式
下面描述本发明的各种说明实施例。为了清楚起见，在本发明书中未描述实际实施方案的所有特征。当然，可以理解，在任何这种实际实施例的开发过程中，必须作出许多针对实施方案的决定以实现开发人员的特定目标，例如服从系统相关和商业相关的约束，其将因实施方案而异。此外，应理解，这种开发努力可能是复杂和耗时的，但是对于受益于本发明的本领域的普通技术人员来说却是一项日常工作。
现在将参考附图描述本公开。各种结构、系统和装置在附图中仅出于说明的目的并且为了不让本领域的技术人员众所周知的细节使本公开模糊而被示意性地示出。不过，包括附图是为了描述和说明本公开的说明性示例。本文使用的用词和用语应当被理解和解释为具有与相关领域的技术人员对这些用词和用语的理解一致的含义。术语或用语的特殊定义、即与本领域的技术人员所理解的普通或通俗含义不同的定义并非意图通过本文对该术语或用语的一致使用来暗示。就术语或用语意图具有特殊含义、即与技术人员所理解的含义不同的含义而言，这样的特殊定义直接且明确地提供该术语或用语的特殊定义的定义方式在说明书中清楚地阐述。
如上文已经简要地说明的，本公开总体上基于以下概念：可以通过对通常基于单个二氧化硅层而提供的包埋式绝缘层进行设计来扩展基于SOI的晶体管元件的性能和/或功能。如上文已经阐述的，SOI架构通常可以提供显著的优点，例如减小的寄生电容等，其中，特别地，允许借助于反向偏置机构对沟道导电性的有效附加控制的能力提供了另外的提高晶体管总体性能的机会。根据本文公开的原理，在一些说明性的实施例中，可以采用包埋式绝缘层堆的形式来提供包埋式绝缘层，在所述包埋式绝缘层堆中可以设置至少两种不同材料以便获得提高的性能和/或功能。例如，将电荷俘获机制结合到包埋式绝缘层或层堆中提供了在不改变总的晶体管尺寸的情况下在单个晶体管元件中实施非易失性存储部分的可能性。在一些说明性的实施例中，所考虑的晶体管元件的存储部分于是可以被用作用于存储一个或多个信息位的存储单元，其中，包埋式绝缘层中的电荷俘获机制提供写入和读取操作的去耦，这是因为读取操作可以基于标准栅极结构进行，而写入操作、即编程和擦除操作可以根据基于包埋式绝缘层的电荷俘获机制进行。这样，可以基本上避免与将电荷俘获材料结合到在常规策略中通常使用的标准栅极结构中相关联的典型负面方面，这是因为编程、即将电荷注入到电荷俘获材料中和从其中去除电荷通常需要的任何高电压不会影响栅极结构，由此有助于降低栅极结构的复杂性并且另外提高其总体可靠性。
在另一些说明性的实施例中，晶体管元件可以被视为标准逻辑元件，或在需要的情况下被用作模拟场效应晶体管，其中，除了通过栅极结构提供的标准控制机制以外还可以通过被俘获在电荷俘获材料中的电荷来调节沟道导电性，由此获得跨越沟道区域或至少在沟道区域附近的相应电场，该电场可以对应于通过在常规复杂SOI晶体管元件中使用的反向偏置电压产生的电场。与以上也简要地描述的这些常规地施加的反向偏置电压相反，通过俘获的电荷载体获得的电场可以被视为“瞬时”反向偏置电压，这是因为它不论实际的控制栅极结构的状态如何都存在于沟道区域中。因此，在向栅极结构施加信号时，根据本文说明的原理，反向偏置“电压”立刻生效，使得不再需要用于将反向偏置电压的产生适当地定时并且向栅极结构施加信号的相应建立时间和控制策略。
此外，由于相应被俘获的电荷载体通常可以具有至少10年或甚至长得多的保持时间，通过被俘获的电荷载体获得的对应的反向偏置“电压”可以被视为非易失性和永久的反向偏置电压，由此也使得在不需要反向偏置电压的动态控制时相应的电压发生器被淘汰。例如，在这些情况下，相应的控制电压、即编程电压可以在制造工艺的最后阶段期间——例如，在电气测试、煲机等期间——施加，以便建立用于相应晶体管元件的相应反向偏置机构。应当理解的是，任何这样的编程操作也可以在所考虑的半导体器件的使用期间进行，如果需要反向偏置机构的动态操作，则只要相应的接触体制可以例如基于外围电路从外部接近即可。
在其它说明性的实施例中，一个或多个电压发生器如电荷泵等可以与所考虑的半导体器件内的对应的控制电路相结合地提供，由此能够实现动态的反向偏置机构，这是因为可以基于芯片内部机构来实现用于将电荷载体注入电荷俘获材料中和/或从电荷俘获材料去除电荷载体的适当编程和/或控制电压。虽然避免关于常规电压发生器以及跨越常规晶体管元件的包埋式绝缘层施加实际电压中的相应控制体制的大量开支的优点不那么明显，但是看上去可以实现关于动态表现的显著提高，这是因为仍可避免由于基于包埋式绝缘层中的电荷俘获材料的机构的非易失性质而引起的任何建立时间。因此，至少可以大幅减少与常规反向偏置的SOI晶体管的适当定时有关的设计工作和软件开支。
在本文公开的另一些说明性的实施例中，可以通过将高k介电材料结合到包埋式绝缘层中来大幅改善晶体管表现，使得包埋式绝缘层的适当带隙设计可以引起沟道区域的优良控制，由此还提供进一步缩放晶体管尺寸并且特别是包埋式绝缘材料的等效氧化层厚度的可能性。亦即，在实施高k介电材料——应被理解为具有20或甚至更高的电容率(介电常数)的介电材料——时，与如常规的基于SOI的晶体管元件中使用的基于二氧化硅的标准介电材料相比，可以实现显著增强的与沟道区域的电容耦合。这样，特别是在其中沟道区域的半导体层的厚度具有约15mm或小得多的厚度的完全耗尽的SOI晶体管元件中可以建立真正的双栅控制体制。另一方面，包埋式绝缘材料的物理厚度可以保持或被调节为期望值，由此在高缩放晶体管元件中获得关于泄漏电流的优良性能。因此，基于给定的晶体管设计，可以以与用于形成晶体管部件的已有工艺策略完全兼容的方式在整个工艺流程中有效地实施包埋式绝缘层的设计。特别地，可以基于通常也用于形成复杂的高k金属栅极结构中的工艺和材料来完成包埋式绝缘层的设计。因此，可以在不需要任何设计修改并且特别是不消耗集成电路芯片中的额外面积的情况下实现优良的总体性能。
在本文公开的又一些说明性的实施例中，包埋式绝缘层的设计可以包括铁电材料的加入，以便允许如上所述在该材料中建立适于影响沟道导电性的极化状态。在一些说明性的实施例中，设计可以包括加入具有不同厚度和/或材料特征的铁电材料以便提供不同电场，由此实现不同量级的非易失性反向偏置“电压”以便符合对不同晶体管元件的不同要求。在另一些说明性的实施例中，可以基于铁电材料形成非易失性存储单元，其中，在这种情况下，也可以实现写入和读取操作的去耦。此外，在这种情况下，如上文所述，可以实现标准栅极结构的操作期间的应力的显著减轻，这是因为可以在栅极结构处避免用于编程或擦除存储单元的任何高电压。在一些说明性的实施例中，铁电材料可以呈层堆的形式加入，其中，至少可以设置诸如二氧化硅的常规介电材料作为最终层以便提供与常规基于二氧化硅的包埋式绝缘层的高度兼容性。
图1A示意性地示出了半导体器件100的截面图，该半导体器件可以包括基于任何适当地进行设计的包埋式绝缘层或层堆而形成的一个或多个晶体管元件。在图1A的上下文所示的实施例中，为了方便起见，示出了两个晶体管元件100N和100P，其可以表示半导体器件100所需的任何合适的晶体管元件。例如，在一些说明性的实施例中，晶体管元件100N可以代表N型晶体管元件，而晶体管元件100P可以代表P型晶体管元件，而在另一些情况下，晶体管元件100N、100P可以代表导电类型相同但某些特性如晶体管尺寸、工作电压和因此栅极介电层厚度等不同的晶体管。此外，应当理解的是，晶体管元件100N、100P被图示为通过隔离结构103——如浅沟槽隔离——分离的相邻晶体管元件，而在另一些情况下，晶体管元件100N、100P可以设置在半导体器件100的截然不同的器件区域中。
晶体管元件100N、100P被图示为处于其中控制栅极结构120可以形成在相应半导体层上方的比较先进的制造阶段中。为方便起见，用于晶体管元件100N、100P的相应半导体层可以被示出为半导体层130N、130P，其中，根据总体要求，这些半导体层的材料组分和/或掺杂剂浓度和/或厚度等可以不同。例如，半导体层130N、130P可以在其中(例如，在某些部位)结合了半导体合金，例如硅/锗、硅/碳等，取决于对晶体管元件100N、100P的性能和/或功能的要求。半导体层130N、130P可以包括源极区域132和漏极区域133，其通常代表与通常位于栅极结构120的下方并因此在侧向上由源极区域132和漏极区域133封闭的沟道区域131相比掺杂剂浓度和因此导电性增强的区域。应当理解的是，在一些说明性的实施例中，如例如图1A所示，源极区域132和漏极区域133可以呈所谓的“凸起式”源极区域和漏极区域——其中，高掺杂的半导体材料形成为沿着高度方向(即，在图1A中，竖直方向)延伸——的形式设置，以便在漏极区域133和源极区域132的上端上提供接触区域，同时在其下端处连接到沟道区域131。通常，凸起式源极区域132和漏极区域133的另外的部分可以代表形成在半导体层130N、130P上或其内的原位(in situ)掺杂的半导体材料。应当理解的是，如果这些晶体管元件100P、100N代表互补的晶体管元件，则晶体管元件100P的凸起式源极区域132和漏极区域133可以属于导电性与晶体管元件100N相反的类型。
不论源极区域132和漏极区域133的具体配置如何，半导体层130N、130P的厚度均可以定义为与在栅极结构120的区域处或其内沿着高度方向130T的厚度、即延伸范围一致。如上文所述，在复杂应用中，半导体层130N、130P的厚度130T可以被选择为处于15nm或小得多的范围内，例如为10nm或甚至更小。在这种情况下，晶体管元件100N、100P可以被视为完全耗尽的晶体管元件，其中相应的沟道区域131中的掺杂剂浓度可以适度地低或可代表基本上未掺杂的半导体区域。
此外，沟道区域131的“长度”可以基本上由栅极结构120的“长度”决定，其中相应的电气有效长度、即在图1A中沿水平方向延伸的长度可以基本上由栅极结构120的电极材料121和栅极介电层122的对应尺寸决定。应当理解的是，在复杂应用中，对应的栅长可以是30nm或小得多，而在另一些情况下，在与所考虑的总体电路设计兼容的情况下可以应用更大的栅长。取决于晶体管元件100N和/或100P的复杂性，栅极介电材料122可以呈高k介电材料的形式设置，可以与厚度减小的标准介电材料如二氧化硅、氮氧化硅、氮化硅等组合。高k介电材料如基于铪的介电材料在半导体行业中已经很成熟并且可以用于形成具有20或高得多的电容率的介电材料，取决于总体要求。
此外，介电层122可以在其中结合了任何合适的物质，例如金属物质等，以便调节总带隙特性，如本领域中众所周知的。类似地，介电材料121可以基于成熟的半导体如多晶硅、非晶锗、硅/锗等(包括合适的掺杂剂物质)形成，而在另一些情况下，附加地或替代地，可以使用导电性增强的含金属材料。还应当理解的是，介电材料121以及源极区域132和漏极区域133可以包含含有金属的半导体化合物，例如硅化镍等，以便大幅减小这些区域的接触电阻。在另一些情况下，在后续制造阶段中可以形成有任何这种导电性增强的区域。
晶体管元件100N、100P还可以包括包埋式绝缘层110，在一些说明性的实施例中，该包埋式绝缘层可以呈层堆的形式设置，为了方便由相同的附图标记110表示。如上文所述，包埋式绝缘层堆110可以设置成通过加入一种或多种具有与在常规基于SOI的晶体管元件中使用的常规介电材料如二氧化硅和氮化硅不同的特性的材料来呈现提高的功能和/或性能。在图1A所示的实施例中，包埋式绝缘层堆110可以包括电荷俘获层112，该电荷俘获层应理解为是一种能够以足够高的效率俘获电荷载体如电子和/或空穴并且长时间(如10年或甚至更长)保持这些被俘获的电荷的材料，例如在相应的栅极结构中包含电荷俘获材料的非易失性存储晶体管中已知的。例如，氮化硅、铪增浓的氮氧化硅等是众所周知的电荷俘获材料，其也可以有效地用于电荷俘获层112中。电荷俘获层112可以呈具有大约1nm至数十nm的厚度的层的形式设置，取决于器件总体配置。
在一些说明性的实施例中，包埋式绝缘层堆110还可以包括又一介电层111，其可供用于将电荷俘获层112与下方的半导体区域102N、102P分离开，所述半导体区域也可称为半导体“本体”区域或基体区域，该区域可以被用作用于施加将电荷载体注入电荷俘获层112中/从电荷俘获层112去除电荷载体的合适的控制电压的电极材料，如后面将更详细地说明的。例如，介电层111可以被视为隧道介电层，例如氧化物层，其可以允许电荷载体的通过，即隧穿。为此，例如与从包括基于氧化物-氮化物-氧化物层堆的电荷俘获机构的常规存储晶体管的相应ONO层堆中已知的那样，可以选择层111中的氧化物材料的适当厚度和密度。类似地，可以设置又一介电层113——其也可以被描述为阻挡层——以便将电荷俘获层112与半导体层130N、130P分离开。阻挡介电层113可以基于任何合适的材料如二氧化硅等形成，并且可以具有合适的密度和厚度以便大体上抑制来自相应的半导体层130N、130P和进入相应的半导体层130N、130P中的电荷载体的通过。例如，隧穿介电层112的厚度可以处于1至数nm的范围内，而阻挡介电层113的厚度可以处于数nm至数十nm的范围内，取决于总体要求。
应当理解的是，包埋式绝缘层或层堆110将半导体层且特别是沟道区域131与下方的半导体本体区域——即，用于晶体管100N的本体区域102N和用于晶体管元件100P的半导体本体区域102P——分离开。半导体本体区域102N、102P可以代表掺杂区域，根据要在相应的电荷俘获层112中俘获的电荷载体的类型，所述掺杂区域可以具有P掺杂和N掺杂并且通常彼此可以形成PN结以用于区域102N、102P的相应电气隔离。因此，区域102N、102P可以代表被适当掺杂的衬底材料101如硅材料、锗材料等的上部部分。例如，在一些说明性的实施例中，当例如晶体管100N可以代表N型晶体管时，半导体本体区域102N可以呈P型半导体材料的形式设置。类似地，当例如晶体管元件100P可以代表P型晶体管时，半导体本体区域102P可以代表N型半导体材料。然而，应当理解的是，可根据要在相应的电荷俘获层112中俘获的电荷载体的要求类型，可以选择任何其它配置。
此外，在图1A所示的实施例中，半导体本体区域102P可以连接到高掺杂半导体区域134P，该高掺杂半导体区域可以代表具有与凸起式漏极区域133和源极区域132相似或相同的配置的高掺杂半导体材料，该材料可以与另外的含金属半导体化合物如硅化镍等(未示出)结合，以便减小用于连接到半导体本体区域102P的接触电阻。类似地，半导体本体区域102N可以连接到高掺杂的半导体区域134N，以便减小与半导体本体区域102N的总接触电阻。此外，在这种情况下，区域134N可以具有与凸起式漏极区域133和源极区域132相似的配置并且可以具有与半导体本体区域102N相同类型的导电性。此外，含有金属的高导电性半导体化合物可以结合到区域134N中或可以在后面的制造阶段中形成。此外，通常半导体本体区域102N、102P的相应区域可以通过隔离结构103A分离开，该隔离结构可以比隔离结构103更深地延伸入衬底101中，由此提供优良性能，这是因为至少区域102N、102P的很大一部分可以通过结构103A而不是PN结电气地隔离。
如图1A所示的半导体器件100可以基于以下工艺而形成。在一些说明性的实施例中，可以提供呈SOI衬底形式的衬底101，该SOI衬底上至少在某些器件区域中形成有包埋式绝缘区域层堆110，该绝缘区域层堆因此可以通过沉积和/或氧化技术而形成在特定载体材料上，例如用于形成隧道介电层111，接着形成电荷俘获层112和阻挡介电层113。为此，可以应用任何公知的工艺技术，如在形成形式为存储晶体管的闪存元件的领域中众所周知的那些。在另一些情况下，可以掩蔽相应的器件区域，例如用于维持常规的包埋式绝缘材料，例如二氧化硅，同时可以加工任何未被掩蔽的区域以便消除或至少减小对应的基于二氧化硅的材料的厚度并形成电荷俘获层112和阻挡介电层113，其中如果需要的话，后续的平坦化工艺可以提供平坦表面形貌，该平坦表面形貌然后可以用于结合特定供体衬底以便形成半导体层130N、130P的初始形态。
此后，可以基于公知的工艺策略继续加工，例如通过基于公知的工艺技术如掩蔽工艺、蚀刻工艺、沉积和氧化工艺形成隔离结构103、103A，由此获得具有期望的材料组分和几何形状的结构103、103A。在形成隔离结构103、103A之前和/或之后，可以例如通过与相应的掩蔽策略相结合的离子注入技术来形成半导体本体区域102N、102P，其中任何这样的工艺可以在提供用于其它晶体管的阱区并且还形成用于向区域102N、102P施加相应的控制电压的相应连接部的背景下进行。应当理解的是，在一些情况下，当可能必须向相应数量的晶体管元件施加基本上相同的控制电压时，相应的半导体区域可以与单个或仅少数接触区域电连接。在图1A所示的实施例中，半导体本体区域102N、102P可以分别连接到合适的控制电压。
接下来，可以基于需要与用于形成介电层122和一种或多种栅极材料121的相应材料沉积技术相结合的复杂的光刻和图案化序列的公知工艺技术来形成栅极结构120。如果需要的话，可以在图案化栅极材料121和栅极介电层122之后形成相应的侧壁间隔结构123。如上所述，用于形成栅极结构120的工艺流程还可以包括在需要的情况下与合适的阈值调节物质相结合地在介电层122中加入高k介电材料，并且可以在材料121中加入(可以与含金属的电极材料相结合)合适的含金属层。
接下来，可以基于相应的掩蔽式外延生长技术来形成凸起式漏极区域133和源极区域132，其中可以原位提供合适的高浓度掺杂剂，而在另一些情况下，可以应用任何其它技术，例如离子注入术等，以便按照器件总体要求形成漏极区域133和源极区域132。应当理解的是，如果需要的话，也可以执行任何另外的注入工艺，以便在半导体层130N、130P的其它部位获得期望的掺杂剂轮廓。另外，在整个工艺流程期间，可以按需应用相应的退火工艺以实现合适的材料特征如掺杂剂的活化、调节高k介电材料的材料特性等。
可以通过在需要的情况下形成相应的金属半导体化合物、接着提供可以接纳相应的接触开口以便连接到源极区域132和漏极区域133、栅极结构120和接触区域134P、134N的介电材料(未示出)来继续进一步的加工。此后，可以基于公知的加工策略来形成合适的金属化结构(未示出)。
在操作如图1A所示的半导体器件100时，可以将晶体管100N、100P视为非易失性存储晶体管，其中可以将与半导体本体区域102N、102P和相应的半导体层130N、130P组合的包埋式层堆110视为存储单元。
另一方面，可以将栅极结构120、漏极区域133和源极区域132以及半导体层130N、130P视为响应于施加至栅极结构120的逻辑信号的实际晶体管部分。例如，通过将漏极133、源极132和栅极120连接到合适的基准电压并且在具有足够大小的接触区域134P处施加对应的控制电压，由于在层堆110的高度方向上的不对称配置，可以优选地将电荷载体注入电荷俘获层112中或从电荷俘获层112去除电荷载体。例如，当将区域102N设置为P型半导体区域时，对应的控制电压可以引起空穴向电荷俘获层112中的注入，而反向控制电压可以引起事先俘获的电荷载体的去除。在一些说明性的实施例中，可以施加相应的控制电压以便在电荷俘获层112中获得足够的电荷，从而提供用于相应晶体管元件100N、100P的两个截然不同的阈值电压，所述晶体管元件因此可以提供有效的非易失性存储单元。如上所述，在这种情况下，然后可以通过基于标准工作电压向栅极120提供逻辑信号来完成读取操作，而另一方面，可以在基本上不影响栅极结构的情况下基于包埋式绝缘层堆110来完成写入操作。
在另一些情况下，可以将控制电压的持续时间和/或大小控制为在电荷俘获层112中具有特定量的电荷载体，以便建立期望的反向偏置“电压”，即分别地跨越半导体层130N、130P的相应非易失性电场，由此实现不同工作状态的调节。因此，在这种情况下，同样，可以基于可以即时获得并以永久方式提供的合适的反向偏置场来操作相应的晶体管元件100N、100P，由此提供优良的沟道可控性的优点，其中不需要任何如常规策略中通常需要的复杂定时控制，在常规策略中，反向偏置电压可能必须以与向栅极结构120施加逻辑信号成定时关系的方式提供。因此，用于适当及时协调反向偏置电压和栅极电压的施加的算法的任何研发可以避免，或可以轻松得多。
应当理解的是，通过在最后阶段期间——例如，在测试、煲机等期间——向对应的半导体本体区域102N、102P施加相应的合适控制电压来例如以永久或“静态”方式完成相应电荷俘获层112的准备，由此永久地建立相应的晶体管内部反向偏置“电压”。在这种情况下，可以通过外部设备来供给用于在电荷俘获层112中获得所需电荷的相应控制电压，由此仅需合适的连接体制来接触对应的接触区域134P、134N。在另一些情况下，当希望高度动态的可编程性时，可以在半导体器件100内提供用于一个或多个控制电压的相应电压源，使得对应的晶体管内部“永久”反向偏置电压可以在操作器件100的任何时刻重新配置。
图1B示意性地示出了半导体器件100的截面图，作为对如图1A所示的晶体管元件100N、100P的附加或替代方案，该半导体器件可以包括具有与前文描述的晶体管元件相似的构型——即，包括沟道区域131的半导体层130、栅极结构120以及特别是包括电荷俘获层112的包埋式绝缘层堆110——的晶体管元件100A。此外，可以设置也被表示为区域102N、102P的两个不同的半导体本体区域，其适当地连接到上文也参考图1A说明的相应接触区域134P、134N。因此，当为这些半导体本体区域102N、102P提供不同类型的掺杂时，可以通过基于接触区域134P、134N施加相应的控制电压来将不同类型的电荷载体俘获在电荷俘获层112的相应部分中/从其中去除电荷载体，如上文也针对图1A的晶体管元件100N、100P的半导体本体区域102N、102P说明的。因此，可以实现例如在调节合适的永久反向偏置“电压”方面的增加的灵活度，这是因为相应的电荷载体可以定位在电荷俘获层112内的两个不同侧向位置，由此提供用于影响沟道区域131的总导电性的更宽电场范围。在另一些情况下，当使用晶体管元件100A作为用于将信息存储在其中的存储单元时，由于在调节由电荷俘获层112中的电荷载体形成的对应的电场方面的增加的灵活性，可以提高位密度。例如，通过仅提供两个不同的控制电压，即用于编程和擦除电荷俘获层112的与半导体本体区域102N相关联的部分的一个控制电压以及用于编程/擦除电荷俘获层112的与半导体本体区域102P相关联的部分的控制电压，原则上，可以实现电荷俘获层112内的四种不同电荷载体分布和因此四种不同的电场分布。在这种情况下，可以减少所需的控制电压和相应电压源的数量。
应当理解的是，可以基于与上文参考晶体管元件100N、100P所述基本上相同的技术来形成晶体管元件100A，然而，其中，可以例如在相应的注入过程中基于不同的掩蔽体制来执行提供半导体本体区域102N、102P的步骤，以便获得如图1B所示的配置。
图2示意性地示出了根据又一些说明性的实施例的半导体器件200的截面图，其中晶体管元件是基于包括特别设计的包埋式绝缘层或层堆的SOI架构而形成的。如图所示，晶体管元件200A可以包括半导体层230，该半导体层230包括在侧向上通过源极区域232和漏极区域233描画的沟道区域231，所述源极区域和漏极区域可以呈如上文所述的凸起式源极区域和漏极区域的形式设置，或可以具有任何其它合适的配置，取决于晶体管元件200A的总体配置。
在一些说明性的实施例中，半导体层230可以具有约15nm或小得多的厚度，并且可以特别是在沟道区域231中具有对应的掺杂剂浓度，以便提供如上文所述的完全耗尽的场效应晶体管。然而，应当理解的是，也可以采用其它晶体管配置，例如部分耗尽的结构等，如果半导体器件200的基本设计需要这样的晶体管元件的话。此外，晶体管元件200A可以包括包埋式绝缘层堆210，该绝缘层堆可以包括呈一层或多层的形式设置的高k介电材料，例如高k介电层212。在图2所示的实施例中，包埋式绝缘层或层堆210可以包括呈单层——例如层212——形式的高k介电材料，而在另一些情况(未示出)下，可以设置两个或更多个高k介电层。应当理解的是，多种高k介电材料在半导体制造领域中是公知的，并且可以使用任何这些高k介电材料，其中通常考虑与用于形成半导体器件200的总体工艺流程的兼容性来选择这些材料。例如，在形成复杂的高k金属栅极结构的情况下常常使用基于二氧化铪的介电材料，并且用于形成其的相应材料和对应的工艺策略可以有效地用于形成该一个或多个高k介电层212。
此外，包埋式绝缘层堆210可以包括两个或更多个非高k介电层，即具有大约10以下的电容率的介电层，例如氮化硅、二氧化硅、氮氧化硅等。在所示的实施例中，可以形成非高k介电层213以便将该一个或多个高k介电层212与半导体层230分离开。类似地，可以设置又一高k介电层211以便将高k介电层212与下方的半导体本体区域202A分离开，所述半导体本体区域可以代表施加控制电压所需的任何适当地掺杂的半导体区域，从而建立跨越包埋式绝缘层堆210的电场以用于适当地影响沟道区域231中的导电性。
此外，又一半导体本体区域202B可以设置成定位在任何其它晶体管元件(未示出)下方，其中相应的半导体本体区域202A、202B可以分别适当地连接到可具有与漏极区域233和源极区域232相似的配置的接触区域234A、234B。
基本上，可以按照期望的设计基于公知的工艺策略来形成半导体器件200的晶体管元件，这是因为，如已经说明的，与前文参考半导体器件100说明的层堆110类似，设计好的包埋式绝缘层堆210由于与已有的工艺流程的高度兼容性而可以提供基于公知的制造策略来使用公知的晶体管设计的可能性，只不过同时大幅提高了相应晶体管元件的总体性能和/或功能。因此，可以按照如上文已经描述的类似工艺技术来形成晶体管元件200A，即，可以按照使用合适的衬底材料201的公知工艺技术来形成本体区域202A、202B和隔离结构203、203A。此后，可以形成具有适当配置(电极材料221和栅极介电层222)的栅极结构220，接着形成漏极区域233和源极区域232以及接触区域234A、234B。
应当理解的是，可以跨越整个衬底201形成包埋式绝缘层堆210，而在另一些情况下，如果在某些其它器件区域中需要例如用于连接到相应的本体区域202A、202B的“基体”架构，则可以局部地形成对应的包埋式绝缘层堆。亦即，基体配置应理解为其中包埋式绝缘层堆210被去除并且半导体材料从表面延伸到衬底201的区域。例如，通过利用沉积和/或氧化形成层211，接着沉积一种或多种高k介电材料并且在需要的情况下对其进行适当的处理，层堆210可以作为最上部层堆有效地形成在衬底201上，同时，最后，可以例如通过沉积来提供层213，由此形成可以适合于基于公知的工艺方法来执行晶片结合工艺的介电表面，从而获得半导体层230的初始形态。
当准备层堆210时，可以建立期望的物理厚度以便在泄漏电流抑制方面提供优良的性能。这可以利用如通过212T图示的一个或多个高k介电层的所希望的增加的厚度来完成，而常规介电层213的厚度213T以及常规介电层211和任何其它另一非高k介电层的厚度211T可以被选择为比较薄以便符合总体制造要求，同时不会过度增加得到的等效氧化层厚度。
在一些说明性的实施例中，本文表示为厚度212T的一种或多种高k介电材料的组合可以大于任何非高k介电材料各自的厚度。此外，在一个说明性的实施例中，这里表示为212T的高k介电材料的组合厚度可以大于本文被表示为厚度213T和211T之和的任何非高k介电材料的组合厚度。这样，可以确保对物理厚度的主要贡献起源于高k介电材料，另一方面，该高k介电材料提供对总体等效氧化层厚度的较低贡献。例如，当将包埋式绝缘层堆210的物理厚度设计为25nm时，考虑到工艺和器件特性，每层213和211可能需要2nm的厚度，并且其余21nm可以由一个或多个高k介电层如具有厚度212T的层212贡献。当使用具有25的相对电容率的基于二氧化铪的材料时，获得7.3nm的等效氧化层厚度，由此提供沟道区域231与半导体本体区域202A之间的有效电容耦合，而25nm的物理厚度提供这些区域的充分物理分离。
因此，在进一步的器件缩放时，可以维持相对高的物理厚度，但同时等效氧化层厚度可以适当减小以便符合对优良的沟道可控性的要求，由此建立真正的双栅控制体制。应当理解的是，当使用进一步更高的相对电容率的高k介电材料时，等效氧化层厚度可以更进一步减小，同时仍保留给定的物理厚度。
图3A示意性地示出了根据又一些说明性的实施例的半导体器件300的截面图。半导体器件300可以包括晶体管元件300A，该晶体管元件包括形成在沟道区域331上和其上方的栅极结构320，由此在侧向上描画沟道区域331，所述沟道区域代表半导体层330的包括或连接到相应的源极区域332和漏极区域333的部分。此外，隔离结构303可以设置成在侧向上描画半导体层330。此外，可以设置包埋式绝缘层堆310且其可以至少包括铁电材料312，所述铁电材料312与一个或多个缓冲层如层313和层311相结合以将铁电层312一方面与半导体层330且另一方面与半导体本体区域302A分离开。缓冲层313、311可以由任何合适的材料如二氧化硅、氮化硅、高k介电材料或其任何组合形成。然而，应当理解的是，缓冲层313、311中的一者或两者可以是可选的。此外，半导体本体区域302A可以连接到接触区域334A，该接触区域可以具有与漏极区域333和源极区域332相似的配置。
基本上，晶体管元件300A可以关于任何部件具有与前文参考半导体器件100和200描述的晶体管元件相似的配置，包埋式绝缘层310除外。亦即，栅极结构320、半导体层330以及因此源极区域332和漏极区域333及沟道区域331可以按照器件要求提供并且可以具有如前文说明的配置。类似地，可以将半导体本体区域302A设置为掺杂半导体区域以便连接到连接区域334A，从而与半导体层330和包埋式绝缘层堆310相结合地形成电容结构，其中电容结构的电介质主要由铁电材料312形成。
应当理解的是，多种高k介电材料也可以呈现铁电特性，例如基于铪、氧和硅的介电材料等。其它备选的铁电材料可以包含例如LiNbO3、Bi4Ti3O12(BIT)、Bi4-xLaxTi3O12(BLT)、Bi3TiNbO9(BTN)、SrBi2Ta2O9(SBT)、BaxSr1-xTiO3(BST)、SrTiO3(STO)和许多其它组分。因此，层312可以具有如下材料和制造技术的特征并且可以按照如下材料和制造技术形成：所述材料和制造技术有效地用于形成其中已结合了铁电材料以便提供沟道导电性的非易失性但可编程的变型的栅极结构。众所周知的是，在跨越铁电材料施加外部电场时，可以诱导相应的极化状态，该极化状态甚至在去除外源场之后仍然可以保留，并且在重新建立又一外源场时可以进一步占主导位置，只要该外源场不超过一定阈值即可。因此，铁电晶体管通常基于“正常”工作电压来工作，所述“正常”工作电压本质上不影响位于沟道区域附近的铁电材料的事先建立的极化状态，由此诱导所考虑的晶体管的特定阈值电压。另一方面，当施加超过阈值并具有与事先建立的极化状态相反的极性的跨铁电材料的电压时，铁电材料中的极化可以反向并且因此可以诱导对沟道区域的截然不同的影响和因此截然不同的阈值电压。这样，例如，可以在栅极结构中实施非易失性存储晶体管。
通过将这些原理应用于包埋式绝缘层或层堆310，也可以获得沟道331的导电性的对应调制，但不需要将复杂的铁电材料结合到栅极结构320中。这样，与常规铁电晶体管元件相比，可以大幅降低栅极结构320的总体复杂性，并且可以避免或至少大幅减轻常规铁电晶体管元件工作期间的负面影响，这是因为通过将铁电材料定位在包埋式绝缘堆310中可以不再需要在位于栅极结构中的铁电材料中建立期望的极化状态所需的高电压。
应当理解的是，包括铁电材料312的包埋式绝缘层堆310可以跨越整个半导体器件300、即跨越其整个衬底材料301设置，或在其它说明性的实施例中，可以在特定器件区域中局部地设置在衬底301内，所述特定器件区域可能需要通过铁电材料312提供的具有优良反向偏置表现的非易失性存储晶体管和/或晶体管元件。此外，如上文所述，例如，通过在衬底材料301的表面上形成并处理铁电材料312，接着形成缓冲层313以便提供与针对标准SOI载体衬底获得的表面特性相似的表面特性，可以基于局部或完全包括衬底材料301的合适的载体衬底来形成包埋式绝缘层堆310。
应当理解的是，当例如通过形成凹部并用铁电材料312填充所述凹部来以局部方式形成包埋式绝缘层堆310时，可以应用相应的极化技术以便在将载体衬底结合至包括半导体层330的初始形态的供体衬底之前获得基本上平坦的表面形貌。在此过程中，也可以设置并极化可选的层313以便获得期望的表面特性。此后，可以继续进一步的加工，如上文参考半导体器件100和200所说明的。
在操作晶体管元件300A时，被表示为VP的合适的编程电压可以施加至接触区域334A，并进而施加至半导体本体区域302A、漏极区域333和源极区域332以及栅极320，如在图3A中示意性地示出的。因此，当选择适当高的编程电压——例如大约5V——时，可以在材料312中建立极化状态312A，由此还在沟道区域331中提供永久但可编程的电场并诱导例如相应的阈值电压。在施加反向编程电压VP时，可以建立相反的极化状态312B，由此获得截然不同的阈值电压和因此不同的导电性。
图3B示意性地示出了其中工作电压VP(参见图3A)已被去除并且半导体本体区域302A可以连接到合适的基准电压(OV)如接地电位——这也可适用于源极区域332——的“正常”工作阶段期间的半导体器件300。另一方面，逻辑信号可以基于正常工作电压VDD而施加至栅极结构320，当考虑例如基于30nm以下的栅长而形成的复杂的完全耗尽的SOI晶体管时，所述正常工作电压可以是大约1V。因此，晶体管元件300A的阈值电压除了晶体管总体配置之外基本上由材料312中的极化状态决定，由此具有用于例如将信息存储在晶体管300A中和/或基于用作“反向偏置电压”的永久建立的电场来操作晶体管300A的有效机制。
当需要将铁电材料312的不同状态时，例如用于建立极化状态312B时，可以施加对应的编程电压，如上文参考图3A所述。应当理解的是，特别地，当使用包埋式绝缘层堆310作为反向偏置机构时，可以基于提供所需的编程电压的外部设备而在特定制造阶段如电气测试或煲机期间实现对合适的极化状态的相应调节。在这种情况下，可能不再需要任何相应的内部电压源。另一方面，如果希望更加动态的表现，则可以基于电压源如电荷泵等来建立相应的编程电压。如已经说明的，同样，在这种情况下，可能不需要对应的复杂定时控制，这是因为可以将分别通过极化状态312A、312B提供的对应的“反向偏置电压”视为向栅极结构320施加逻辑信号时的瞬时电压。
当使用晶体管元件300A作为非易失性存储单元时，应该指出的是，与需要相应的厚栅极介电材料以便耐受高编程电压的常规铁电式非易失性存储单元相比，在对铁电材料312进行编程时的对应电压降在栅极结构320中可能不那么明显。此外，在这种情况下，栅极结构320的配置要求没有常规铁电晶体管元件那么高。
此外，通过适当地调节铁电材料312的厚度和/或通过将一个或多个缓冲层结合到层堆310中，可以调节对沟道区域331的对应影响以便符合设计要求。例如，可以通过为其它等同配置提供用于不同晶体管元件的不同厚度来获得不同的“反向偏置电压”，所述提供不同厚度可以通过绝缘层堆310的制造期间的相应掩蔽蚀刻工序容易地完成。在另一些情况下，例如包含常规介电材料如二氧化硅等的一个或多个缓冲部分314可以设置在层312中，该层312然后跨越其中要应用包埋式绝缘层堆310的相应区域可以具有基本上相等的厚度。通过改变缓冲部分314的尺寸和/或数量，也可以调制所产生的对沟道区域331的影响，由此也获得不同的“反向偏置电压”状态。缓冲部分314可以在铁电层312的形成之前或之后例如通过蚀刻、沉积和平坦化技术容易地形成。
应当理解的是，上述对复杂的SOI晶体管的包埋式绝缘材料进行设计的概念中的两个或更多个在被认为适合于特定应用时可以进行组合。例如，可以实施高k介电材料以便在用作电荷俘获层的同时减小包埋式绝缘层的等效氧化层厚度。类似地，铁电材料可以与高k介电层相结合地使用，以便提供减小的等效氧化层厚度和对沟道导电性的增强控制。此外，电荷俘获层可以与铁电材料组合。
结果，本公开提供了这样的半导体器件，其中晶体管元件基于SOI架构而形成，所述SOI架构包括可以通过加入电荷俘获层和/或高k介电材料和/或铁电材料来提供增强的功能和/或性能的适当地设计的包埋式绝缘层或层堆。这样，可以提供非易失性但可编程的存储机构和/或反向偏置电压机构。
以上公开的具体实施例仅仅是说明性的，因为本发明可以以对受益于本文的教导的本领域技术人员而言显而易见的不同但相当的方式进行修改和实践。例如，以上阐述的工艺步骤可以以不同次序执行。此外，无意限制在此示出的结构或设计的细节，除非在以下权利要求中进行了描述。因此显而易见的是，以上公开的具体实施例可以进行变更或修改并且认为所有这样的变型处于本发明的范围和精神内。注意，在本说明书和所附权利要求中将术语如“第一”、“第二”、“第三”或“第四”用于描述各种工艺或结构仅用作对这些工序/结构的速记参考，而不一定意味着这些工序/结构以这样排序的序列进行/形成。当然，根据具体的权利要求语言，可能需要或不需要这些过程的排序序列。因此，本文寻求的保护在以下权利要求中阐述。

Claims (20)

1.一种晶体管元件，包括：
沟道区域，其形成在半导体层中并且在侧向上位于漏极区域与源极区域之间；
形成在所述沟道区域上的控制栅极结构；
包埋式绝缘层堆，其形成在所述半导体层的下方并且包括至少两个不同的介电材料层；和
半导体本体区域，其形成在所述包埋式绝缘层堆的下方并且连接成用于接收控制电压。
2.根据权利要求1所述的晶体管元件，其中，所述包埋式绝缘层堆包括电荷俘获层。
3.根据权利要求2所述的晶体管元件，其中，所述电荷俘获层包含氮和铪中的至少一者。
4.根据权利要求2所述的晶体管元件，其中，所述包埋式绝缘层堆还包括形成为将所述电荷俘获层与所述半导体层分离开的阻挡介电层。
5.根据权利要求2所述的晶体管元件，其中，所述包埋式绝缘层堆还包括形成为使得电荷载体能够隧穿其中并且将所述电荷俘获层与所述半导体本体区域分离开的电荷隧穿层。
6.根据权利要求2所述的晶体管元件，其中，所述半导体本体区域包括用于调节要被俘获在所述电荷俘获层中的电荷载体的类型的掺杂区域。
7.根据权利要求6所述的晶体管元件，其中，所述半导体本体区域包括用于调节要被俘获在所述电荷俘获层中的电荷载体的类型的又一掺杂区域，并且其中所述又一掺杂区域具有与所述掺杂区域相反的导电类型。
8.根据权利要求1所述的晶体管元件，其中，所述包埋式绝缘层堆包括至少一个高k介电层，所述高k介电层包括高k介电材料。
9.根据权利要求8所述的晶体管元件，其中，所述包埋式绝缘层堆还包括两个或更多个非高k介电层，所述非高k介电层包括具有10以下的介电常数的介电材料。
10.根据权利要求8所述的晶体管元件，其中，所述至少一个高k介电层的厚度大于所述包埋式绝缘层堆的任何非高k介电层的厚度。
11.根据权利要求10所述的晶体管元件，其中，所述至少一个高k介电层的组合厚度大于所述包埋式绝缘层堆的全部非高k介电层的组合厚度。
12.根据权利要求1所述的晶体管元件，其中，所述包埋式绝缘层堆包括铁电层，所述铁电层具有能够建立基本上竖直于所述沟道区域中的电流流动方向定向的极化的配置。
13.根据权利要求12所述的晶体管元件，其中，所述包埋式绝缘层堆还包括形成为将所述铁电层与所述半导体层分离开的非铁电介电层。
14.一种晶体管元件，包括：
沟道区域，其形成在半导体层中并且在侧向上位于漏极区域与源极区域之间；
形成在所述沟道区域上的控制栅极结构；
包埋式绝缘层，其形成在所述半导体层的下方并且包含电荷俘获材料；和
半导体本体区域，其形成在所述包埋式绝缘层的下方并且连接成用于接收控制电压。
15.根据权利要求14所述的晶体管元件，还包括形成在所述电荷俘获材料的上方以便将所述电荷俘获材料与所述半导体层分离开的缓冲介电层。
16.根据权利要求15所述的晶体管元件，还包括形成在所述电荷俘获材料的下方以便将所述电荷俘获材料与所述半导体本体区域分离开的又一介电层。
17.根据权利要求14所述的晶体管元件，其中，所述电荷俘获材料包括氮和铪中的至少一者。
18.一种晶体管元件，包括：
沟道区域，其形成在半导体层中并且在侧向上位于漏极区域与源极区域之间；
形成在所述沟道区域上的控制栅极结构；
包埋式绝缘层，其形成在所述半导体层的下方并且包含高k介电材料；和
半导体本体区域，其形成在所述包埋式绝缘层的下方并且连接成用于接收控制电压。
19.根据权利要求18所述的晶体管元件，其中，所述高k介电材料包括具有20以上的电容率的介电材料。
20.根据权利要求19所述的晶体管元件，还包括将所述高k介电材料与所述半导体层分离开的至少一个非高k介电层。
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