CN108961298A - 一种基于线阵ccd图像流的快速连通域检测fpga实现方法 - Google Patents

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Abstract

本发明公布了一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，针对线阵CCD图像流提出一种适合FPGA并行实现的二值图像单次扫描连通域标记算法，基于FPGA并行处理硬件技术，以空间换时间的思路，结合流水线技术和乒乓操作方式设计一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，提高二值图像连通域标记问题的处理效率，实现线阵CCD图像流的连通域实时检测。

Description

一种基于线阵CCD图像流的快速连通域检测FPGA实现方法
技术领域
本发明涉及图像信息处理技术领域，具体公开了一种基于线阵CCD图像流的快速连通域检测FPGA实现方法。
背景技术
随着模式识别，机器人视觉，检测技术等众多相关学科不断的发展，计算机二值图像处理技术在机器人视觉，人脸识别等相关领域有着重要的应用，二值图像连通域检测效率已成为图像处理技术在这些领域的应用瓶颈。图像的获取主要是基于面阵CCD图像传感器，图像数据以帧的方式输出，还有基于线阵CCD的图像传感器的扫描方式成像，图像以像素流的串行方式进行输出。针对以帧为单位的图像，二值图像的连通域标记算法主要有像素标记算法和游程连通性标记算法，这类算法要对一帧图像进行多次扫描才能完成图像的连通域标记，且算法实现主要是基于各种微处理器单线程顺序处理，致使处理效率较低，某些学者采用硬件支持的多线程并行处理技术加以改进，但其实现还是基于微处理器的顺序处理，也不能完全实现算法的并行处理，而且硬件成本较高，不具有通用性。
而针对线阵CCD通过扫描方式进行成像，在许多应用中要求其扫描的图像连续不间断，且图像以像素流的串行方式进行输出，图像无法形成完整的独立帧，如要对其进行实时连通域检测处理，基于各种微处理器实现要求多次扫描图像帧的连通域标记算法则是无法实现的。
发明内容
本发明的目的在于针对上述问题，提供一种基于线阵CCD图像流的快速连通域检测FPGA实现方法。
为此，本发明公布了一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其由数据采集单元、数据处理单元、数据存储单元、系统控制单元、系统复位单元和系统时钟单元组成；所述数据采集单元由线阵CCD图像传感器、A/D转换器和二值化模块构成；所述数据处理单元在控制单元控制下完成二值图像的连通域分析，内部的顺序控制采用单进程MOOR状态机完成；所述数据存储单元包括存储器A、存储器B、存储器C、存储器D和存储器E，存储器A和存储器B在存储空间上分为上下两个存储区域；所述系统复位单元采用带使能端的双D触发器实现异步复位，同步释放结构；所述系统时钟单元采用锁相环和分频器实现；所述方法具体实现步骤如下：
i.复位：系统锁相环输出时钟稳定后使能系统复位单元，系统复位单元被触发，系统全局复位信号reset1有效，此时系统控制单元和数据处理单元初始化各个寄存器以及内部存储器；
ii.CCD图像数据采集：由线阵CCD图像传感器对图像数据进行采集，
CCD图像数据采集流水线由系统控制单元的同步流水线计数器控制完成；
iii.二值化处理：在控制单元的协调下，线阵CCD图像传感器输出的模拟图像数据由A/D转换器采集后进行二值化处理，由设置在二值化模块中的数字比较器根据设定的阈值将CCD图像二值化；
iv.写入数据：二值化后的数据采用乒乓方式写入存储器A的上下两部分内存单元中；
v.读出数据并分析：每完成一行CCD图像数据采集后，系统控制单元启动数据处理单元从存储器A和存储器B中读取当前像素值及其邻域像素值进行连通域分析，并将标记后的图像数据存储在存储器E中，然后由CPU从存储器E中读出数据进一步分析处理。
进一步，系统控制单元通过SI启动线阵CCD图像传感器，经过内部复位后，在每个时钟的上升沿串行输出各个像素点的模拟电压信号，在每个时钟的下降沿采集CCD模拟输入信号，并延迟3个时钟周期后送到二值化模块。
进一步，所述A/D转换器为TLC5540。
进一步，数据处理单元采用乒乓方式依次读取相邻两行数据，对每个目标像素点采用8邻域进行连通域检测。
进一步，存储器C用于存储重复连通域备份标记值，存储器D用于储存连通域标记值，存储器E用于存储标记后的图像数据。
进一步，存储器E为外部双口RAM，存储器A、存储器B、存储器C和存储器D采用FPGA内部M4K单元设计。
进一步，存储器A用于存储CCD图像数据，设计为1个输入端口，2个输出端口，输入、输出采用独立的双时钟控制，2个输出端口采用独立地址，存储器宽度为1位，存储器深度为线阵CCD图像传感器像素数的2倍，输入端设计D触发器作为一级缓存；存储器B用于存储CCD备份数据，设计为1个输入端口，3个输出端口，采用单时钟控制，3个输出端口采用独立地址，存储器宽度为1位，存储器深度为线阵CCD图像传感器像素数的2倍。存储器C用于存储重复连通域备份标记值，设计为1个输入端口，1个输出端口，采用单时钟控制，存储器宽度为16位，存储器深度等于线阵CCD图像传感器像素数。存储器D用于存储连通域标记值，设计为1个输入端口，3个输出端口，采用单时钟控制，存储器宽度为16位，存储器深度等于线阵CCD图像传感器像素数。
本发明的有益效果是：针对线阵CCD图像流提出一种适合FPGA并行实现的二值图像单次扫描连通域标记算法，基于FPGA并行处理硬件技术，以空间换时间的思路，结合流水线技术和乒乓操作方式设计一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，提高二值图像连通域标记问题的处理效率，实现线阵CCD图像流的连通域实时检测。
附图说明：
图1为本发明所述的二值图像流快速连通域标记算法流程图。
图2为本发明的连通域检测时8邻域数据分布图。
图3为本发明的邻域情况a处理算法流程图。
图4为本发明的邻域情况b处理算法流程图。
图5为本发明的邻域情况c处理算法流程图。
图6为本发明的邻域情况d处理算法流程图。
图7为本发明的邻域情况e处理算法流程图。
图8为本发明的邻域情况f处理算法流程图。
图9为本发明的邻域情况g处理算法流程图。
图10为本发明的邻域情况h处理算法流程图。
图11为本发明所述方法的架构图。
图12为本发明所述存储器A的三口RAM外部结构示意图。
图13为本发明所述存储器A的三口RAM内部结构示意图。
图14为本发明所述存储器B的四口RAM外部结构示意图。
图15为本发明所述存储器乒乓操作示意图。
图16为本发明所述系统复位单元结构示意图。。
具体实施方式
下面结合具体实施方式对本发明作进一步说明。
以上是本发明的技术内容，现就实施例对本发明的技术方案做如下详细说明：
针对线阵CCD图像流的快速连通域检测方法是基于对二值图像的线阵分析，根据8邻域的8种情况，如图2所示，由a-h表示8种不同的情况，对每一种邻域情况采用不同的算法分析，最终确定目标像素点，并结合本发明所述的适用FPGA实现的方法进一步分析和检测；其中，X代表0或1，当前像素点位置为第j行，第i列，标记为Dj,i。Dj,i的8邻域连通检测需判断本行和上一行与其相邻的4个元素即可，即Dj,i-1、Dj-1,i-1、Dj-1,i、Dj-1,i+1。当前点的像素点的值Dj,i＝0说明该点为背景像素点，Dj,i＝1说明该点为目标像素点。
若邻域情况为a：即Dj,i＝0，Dj,i-1＝X，Dj-1,i-1＝X，Dj-1,i＝X，Dj-1,i+1＝X，算法如图3所示。
若邻域情况为b：即Dj,i＝1，Dj,i-1＝0，Dj-1,i-1＝0，Dj-1,i＝0，Dj-1,i+1＝0，算法如图4所示。
若邻域情况为c：即Dj,i＝1，Dj,i-1＝X，Dj-1,i-1＝1，Dj-1,i＝0，Dj-1,i+1＝1，算法如图5所示。
若邻域情况为d：即Dj,i＝1，Dj,i-1＝1，Dj-1,i-1＝0，Dj-1,i＝0，Dj-1,i+1＝1，算法如图6所示。
若邻域情况为e：即Dj,i＝1，Dj,i-1＝1，Dj-1,i-1＝X，Dj-1,i＝X，Dj-1,i+1＝X，算法如图7所示。
若邻域情况为f：即Dj,i＝1，Dj,i-1＝X，Dj-1,i-1＝1，Dj-1,i＝X，Dj-1,i+1＝X，算法如图8所示。
若邻域情况为g：即Dj,i＝1，Dj,i-1＝X，Dj-1,i-1＝X，Dj-1,i＝1，Dj-1,i+1＝X，算法如图9所示。
若邻域情况为h：即Dj,i＝1，Dj,i-1＝0，Dj-1,i-1＝0，Dj-1,i＝0，Dj-1,i+1＝1，算法如图10所示。
本实施例中，针对线阵CCD图像流快速连通域检测以FPGA实现由数据采集单元、数据处理单元、数据存储单元、系统控制单元、系统复位单元和系统时钟单元组成。所述方法具体实现步骤如下：
i.复位：系统锁相环输出时钟稳定后使能系统复位单元，系统复位单元被触发，系统全局复位信号reset1有效，此时系统控制单元和数据处理单元初始化各个寄存器以及内部存储器；
ii.CCD图像数据采集：由线阵CCD图像传感器对图像数据进行采集，CCD图像数据采集流水线由系统控制单元的同步流水线计数器控制完成；
iii.二值化处理：在控制单元的协调下，线阵CCD图像传感器输出的模拟图像数据由A/D转换器采集后进行二值化处理，由设置在二值化模块中的数字比较器根据设定的阈值将CCD图像二值化；
iv.写入数据：二值化后的数据采用乒乓方式写入存储器A的上下两部分内存单元中；
v.读出数据并分析：每完成一行CCD图像数据采集后，系统控制单元启动数据处理单元从存储器A和存储器B中读取当前像素值及其邻域像素值进行连通域分析，并将标记后的图像数据存储在存储器E中，然后由CPU从存储器E中读出数据进一步分析处理。
在本实施例中，系统采用双时钟配置，外部输入时钟通过锁相环倍频后输出高频时钟，作为数据处理单元的全局时钟，高频时钟经分频器分频后的低频时钟作为系统数据采集单元全局时钟；系统锁相环输出时钟稳定后会使能系统复位单元，系统复位单元触发后，系统全局复位信号reset1有效，此时系统控制单元和数据处理单元初始化各个寄存器及内部存储器；数据存储单元由存储器A、存储器B、存储器C、存储器D和存储器E组成，其中存储器A用于存储CCD图像数据，存储器B用于存储CCD备份数据，存储器C用于存储重复连通域备份标记值，存储器D用于存储连通域标记值，存储器E用于存储标记后的图像数据；复位结束后，控制单元采用流水线方式控制数据采集单元进行CCD图像数据采集。
数据采集单元由线阵CCD图像传感器，A/D转换器和二值化模块构成，在控制单元的协调下线阵CCD图像传感器输出的模拟图像数据由A/D转换器采集后进行二值化处理；二值化后的数据采用乒乓方式写入存储器A的上下两部分内存单元中；每完成一行CCD图像数据采集后，控制单元启动数据处理单元从存储器A和存储器B中读取当前像素点值及其邻域像素值进行连通域分析，并将标记后的图像数据存储在存储器E中，然后由CPU从存储器E中读出数据进一步分析处理。
系统控制单元通过SI启动线阵CCD图像传感器，经过内部复位后，在每个时钟clock2的上升沿串行输出各个像素点的模拟电压信号，为了保证高速线阵CCD数据采集，A/D转换器采用流水线控制输出的8位高速A/D转换器TLC5540，在每一个时钟信号clock2下降沿采集CCD模拟输入信号，经过3个时钟周期的延迟之后，送到二值化模块，二值化模块中的数字比较器根据设定的阈值将CCD图像二值化，CCD数据采集流水线由控制单元的同步流水线计数器控制完成。
存储器E为外部双口RAM，其它存储器利用FPGA内部M4K单元设计。存储器A用于存储CCD图像数据，外部引脚如图12所示，设计为三口RAM(1个输入端口，2个输出端口)，输入、输出采用独立的双时钟控制，2个输出端口采用独立地址，存储器宽度为1位，存储器深度为线阵CCD图像传感器像素数的2倍，内结构如图13所示，输入端设计D触发器作为一级缓存。存储器B用于存储CCD备份数据，设计为四口RAM(1个输入端口，3个输出端口)，采用单时钟控制，3个输出端口采用独立地址，存储器宽度为1位，存储器深度为线阵CCD图像传感器像素数的2倍。
如图14所示，存储器A和存储器B数据读写时采用乒乓操作方式，8连通域检测需要5个像素值，即Dj,i、Dj,i-1、Dj-1,i-1、Dj-1,i和Dj-1,i+1，则是利用一个时钟周期一次从存储器A和存储器B中读取，对应图14中的Ai，Ai-1，Bi-1，Bi和Bi+1。存储器A和存储器B在存储空间上分为上下两个存储区域(如：A0至An-1单元为上部存储空间，An至A2n-1单元为下部存储空间)，当对上部空间进行写操作时，此时从下部空间进行读操作，二者交替进行实现采样和处理同步进行，同时保障在一组数据采集完成前，处理单元必须将前一组数据处理结束，保障实时性。
存储器C用于存储重复连通域备份标记值，设计为双口RAM(1个输入端口，1个输出端口)，采用单时钟控制，存储器宽度为16位，存储器深度等于线阵CCD图像传感器像素数。存储器D用于存储连通域标记值，设计为四口RAM(1个输入端口，3个输出端口)，采用单时钟控制，存储器宽度为16位，存储器深度等于线阵CCD图像传感器像素数。
数据处理单元在系统控制单元控制下，完成二值图像的连通域分析，内部的顺序控制采用单进程MOOR状态机完成，数据处理单元采用乒乓方式依次读取相邻两行数据，对每个目标像素采用8邻域进行连通域检测，完成如图2所示的8种情况进行分析，并将分析结果存入存储器E中。
系统时钟单元采用锁相环和分频器实现，外部时钟输入FPGA内部经过锁相环倍频为高频时钟，用于驱动数据处理单元的高速数据处理，然后经过分频器分频后产生适合CCD的低频时钟，这可保障在一组数据采集完成前，数据处理单元能将前一组数据处理结束，保障实时性。
系统复位单元采用带使能端的双D触发器设计的异步复位，同步释放结构，避免单纯异步复位模式在复位结束时，也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。同时由于锁相环在系统上电初始阶段输出状态不稳定，此时输出时钟无法驱动各模块正常工作，所以将锁相环稳定输出锁定信号locked用于系统复位单元使能控制，确保系统能在时钟稳定后进入正常工作状态。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，其由数据采集单元、数据处理单元、数据存储单元、系统控制单元、系统复位单元和系统时钟单元组成；所述数据采集单元由线阵CCD图像传感器、A/D转换器和二值化模块构成；所述数据处理单元在控制单元控制下完成二值图像的连通域分析，内部的顺序控制采用单进程MOOR状态机完成；所述数据存储单元包括存储器A、存储器B、存储器C、存储器D和存储器E，存储器A和存储器B在存储空间上分为上下两个存储区域；所述系统复位单元采用带使能端的双D触发器实现异步复位，同步释放结构；所述系统时钟单元采用锁相环和分频器实现；所述方法其体实现步骤如下：
i.复位：系统锁相环输出时钟稳定后使能系统复位单元，系统复位单元被触发，系统全局复位信号reset1有效，此时系统控制单元和数据处理单元初始化各个寄存器以及内部存储器；
ii.CCD图像数据采集：由线阵CCD图像传感器对图像数据进行采集，CCD图像数据采集流水线由系统控制单元的同步流水线计数器控制完成；
iii.二值化处理：在控制单元的协调下，线阵CCD图像传感器输出的模拟图像数据由A/D转换器采集后进行二值化处理，由设置在二值化模块中的数字比较器根据设定的阈值将CCD图像二值化；
iv.写入数据：二值化后的数据采用乒乓方式写入存储器A的上下两部分内存单元中；
v.读出数据并分析：每完成一行CCD图像数据采集后，系统控制单元启动数据处理单元从存储器A和存储器B中读取当前像素值及其邻域像素值进行连通域分析，并将标记后的图像数据存储在存储器E中，然后由CPU从存储器E中读出数据进一步分析处理。
2.如权利要求1所述的一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，系统控制单元通过SI启动线阵CCD图像传感器，经过内部复位后，在每个时钟的上升沿串行输出各个像素点的模拟电压信号，在每个时钟的下降沿采集CCD模拟输入信号，并延迟3个时钟周期后送到二值化模块。
3.如权利要求2所述的一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，所述A/D转换器为TLC5540。
4.如权利要求1所述的一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，数据处理单元采用乒乓方式依次读取相邻两行数据，对每个目标像素点采用8邻域进行连通域检测。
5.如权利要求1所述的一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，存储器C用于存储重复连通域备份标记值，存储器D用于储存连通域标记值，存储器E用于存储标记后的图像数据。
6.如权利要求5所述的一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，存储器E为外部双口RAM，存储器A、存储器B、存储器C和存储器D采用FPGA内部M4K单元设计。
7.如权利要求1所述的一种基于线阵CCD图像流的快速连通域检测FPGA实现方法，其特征在于，存储器A用于存储CCD图像数据，设计为1个输入端口，2个输出端口，输入、输出采用独立的双时钟控制，2个输出端口采用独立地址，存储器宽度为1位，存储器深度为线阵CCD图像传感器像素数的2倍，输入端设计D触发器作为一级缓存；存储器B用于存储CCD备份数据，设计为1个输入端口，3个输出端口，采用单时钟控制，3个输出端口采用独立地址，存储器宽度为1位，存储器深度为线阵CCD图像传感器像素数的2倍。存储器C用于存储重复连通域备份标记值，设计为1个输入端口，1个输出端口，采用单时钟控制，存储器宽度为16位，存储器深度等于线阵CCD图像传感器像素数。存储器D用于存储连通域标记值，设计为1个输入端口，3个输出端口，采用单时钟控制，存储器宽度为16位，存储器深度等于线阵CCD图像传感器像素数。
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