CN108958963A - 一种基于ldpc和循环冗余校验码的nand flash差错控制方法 - Google Patents
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Abstract
本发明提供一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,涉及信息存储技术领域。包括以下方法:先将从NAND FLASH读取的数据进行CRC校验判断,区分出包含错误的flash page和不包含错误的flash page,如果flash page不包含错误,那么直接输出读取的用户信息;如果flash page包含错误,那么根据flash page的物理地址到存储器中查找相关的错误位置存储信息,并利用此信息,在从NAND FLASH读取的数据中找到对应的位置,对该位置上的值取反,纠正一部分比特错误,然后进行LDPC迭代译码,把译码后的译码序列再进行一次CRC校验判断,判别译码成功或是Block是坏块。本发明解决了现有技术中NAND FLASH纠错过程的收敛速度低,纠错性能差的技术问题。本发明有益效果为:提高NAND FLASH纠错过程的收敛速度和可靠性。
Description
技术领域
本发明涉及信息存储技术领域,尤其是涉及一种对NAND FLASH存储器差错控制的方法。
背景技术
在NAND FLASH的实际运用中,随着NAND FLASH读取数据次数、P/E循环次数的 增加,以及NAND FLASH放置时间的延长,NAND FLASH中存储数据的错误概率也随之增 加。为了保证存储数据的可靠性,通常的方法是采用纠错编码来纠正存储过程中产生的错误。 在纠错码领域中最常用的纠错码是低密度奇偶检验码(Low Density Parity Check Code,LDPC)。传统的纠错过程是把读取的数据直接经过LDPC迭代译码来实现纠错。事实上,在NAND FLASH的实际运用中数据存储产生错误的比例较小,有些flash page甚至不存在错误。 如果读取的存储数据中不存在错误,对没有错误的数据进行译码是没有意义的,即使读取的 存储数据存在错误,对错误的数据直接进行LDPC迭代译码,迭代译码的次数会较多,甚至 会导致迭代译码失败。所以,将读取的数据直接进行LDPC迭代译码,这样的做法不仅会降 低NAND FLASH纠错过程的收敛速度甚至会影响纠错性能。中国专利申请公布号CN103218271A,申请公布日2013年07月24日,名称为“一种数据纠错方法及装置”的发 明专利申请文件,公开了一种NAND Flash中读取的数据进行纠错的方法和装置。方法包括: 从存储器中读取被请求的数据及所述被请求数据的N种校验数据;其中,N为大于1的正整 数,且N种校验数据能够纠错的数据位数不同;按照N种校验数据的纠错位数由少到多的顺 序,依次采用不同种的校验数据对被请求的数据进行纠错,直到采用N种校验数据中的一种 校验数据对被请求的数据完成纠错,或直到采用纠错位数最多的校验数据对被请求的数据纠错失败。该方法需要生成N种校验数据,并且这N种校验数据都需要存储在NAND FLASH 中,但不是每一种数据都会被使用,这样会造成NAND FLASH存储空间的浪费;除此而外, 该方法需要进行多次校验,从而降低了NAND FLASH纠错过程的收敛速度。
发明内容
为了解决现有技术中NAND FLASH纠错过程的收敛速度低,纠错性能差的技术问题, 本发明提供一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,用于提高NAND FLASH纠错过程的收敛速度和可靠性。
本发明的技术方案是:一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法:步骤一:对从NAND FLASH读取的CRC码字进行一次CRC校验判断,区分出有和 没有错误的flash page,没有错误的flash page直接输出用户数据信息;步骤二:根据错误的flash page的物理地址,再去存储器中查找相关的比特位置信息,如果找到,根据此信息,从 NAND FLASH读取的LDPC码字中找到相应的位置,并对该位置上的值进行取反,得到一个纠正部分错误的码字,进行LDPC迭代译码,如果找不到,把从NAND FLASH读取的LDPC 码字直接作为LDPC迭代译码算法的输入数据,进行LDPC迭代译码;步骤三:把译码后的 译码序列再进行一次CRC校验判断,如果CRC值为0,则直接输出用户数据信息,并以该 信息为参考,再从NAND FLASH读取的数据信息中找出不同于参考数据的比特位置,并把 这些位置信息存储在SRAM中,更新SRAM中错误位置信息,如果CRC译码结果不为0, 则译码失败。
作为优选,步骤一中,将用户信息分别经过CRC编码器和LDPC编码器,分别得到CRC校验位信息和LDPC校验位信息,用户信息和两个校验信息组成总长度的码字写入 NANDFLASH,从NAND FLASH中读取用户信息和CRC校验位,组成CRC码字,进行CRC 译码。
作为优选,步骤一中,从NAND FLASH中读取用户信息和LDPC校验位,组成LDPC 码字。
作为优选,步骤三中,当CRC译码结果不为0时,此时有两种可能性,一种是LDPC 迭代译码的过程中已经达到了最大的迭代次数,另一种是这个Block损坏。
与现有技术相比,本发明的有益效果是:通过对NAND FLASH中存储的用户数据先进行一次CRC检验判断,区分出包含错误的flash page和不包含错误的flash page,对于不包 含错误的flash page,将读取的数据直接输出得到用户信息,对于包含错误的flashpage,可 以根据flash page的物理地址到SRAM存储器中查找相关的错误比特位置存储信息,利用存 储的错误比特位置信息先进行一次预纠错,然后在进行LDPC迭代译码,对译码之后的结果 又进行一次CRC校验判断,判断译码结果是否完全正确,从而提高了NANDFLASH纠错过 程的收敛速度和可靠性。
附图说明
附图1为本发明流程图;
附图2为实施过程图;
附图3为flash page错误比特分布及存储图。
具体实施方式
下面通过实施例,并结合附图,对本发明的技术方案作进一步具体的说明。
实施例1:
如图1和2所示,一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,包括 以下:步骤一:对从NAND FLASH读取的CRC码字进行一次CRC校验判断,区分出有和 没有错误的flash page,没有错误的flash page直接输出用户数据信息。将长度为k的用户信 息X{x1,x2,L,xk}分别经过CRC编码器和LDPC编码器,得到长度分别为r1和r2的校验位信 息。将长度为k的用户信息、长度为r1的CRC校验位信息以及长度为r2的LDPC校验位信息 组成总长度为n的码字C{c1,c2,L,ck,ck+1,ck+2,L,ck+r1,ck+r1+1,L,cn},其中n=k+r1+r2。将码字 C写入NAND FLASH中。其中,长度为k的用户信息存储在NAND FLASH的数据区;长 度为r1的CRC校验位和长度为r2的LDPC校验位存储在NAND FLASH的冗余区。把长度为r1的CRC校验位记作CRC-P,长度为r2的LDPC校验位记作LDPC-P。从NAND FLASH中读 取长度为k的用户信息和长度为r1的CRC校验位,把它们组成CRC码字,记作 W1{w1,w2,L,wk,wk+1,wk+2,L,wn1},其中n1=k+r1。将码字W1进行CRC译码。如果译码结果 为0,直接输出用户数据;如果译码结果不为0,那么,执行步骤二。
步骤二:从NAND FLASH中读取长度为k的用户信息和长度为r2的LDPC校验位, 把它们组成LDPC码字,记作W2{w1,w2,L,wk,wk+1,wk+2,L,wn2},其中n2=k+r2。根据NAND FLASH中读取的flash page的物理地址到SRAM存储器中查找相关的错误比特位置存储信 息,如果找到,根据SRAM存储器中存储的错误比特位置信息,在LDPC码字中找到相应的 比特位置,并对这个比特位置上的值进行取反,得到一个纠正部分错误的LDPC码字,记作 input1{a1,a2,L,ak,ak+1,ak+2,L,an2},把这个码字input1作为LDPC迭代译码算法的输入数据, 进行LDPC迭代译码。如果找不到,把码字W2直接作为LDPC迭代译码算法的输入数据,进 行LDPC迭代译码。把译码后的用户信息记作T{t1,t2,L,tk}。
步骤三:把译码后的用户数据T和NAND FLASH中的CRC校验位CRC-P组成一个 CRC码字,记作W3{w1,w2,L,wk,wk+1,wk+2,L,wn1}。将码字W3进行CRC译码,如果译码结果 为0,说明LDPC译码结果正确,那么直接输出用户信息。以输出的用户信息作为参考,再 从NANDFLASH读取的数据信息中找出不同于参考数据的比特位置,并把这些位置信息存 储在SRAM中,以完成SRAM中错误位置信息的更新,供下次译码使用。如果译码结果不 为0,则表示译码序列仍存在错误,译码失败。此时有两种可能性,一种可能性是LDPC迭 代译码的过程中已经达到了最大的迭代次数,另一种可能性是这个Block是坏的,无论是哪 一种可能性均会使得存储在NAND FLASH中的数据信息有很高的错误率,所以认为这个 Block是坏的,把它标记为坏块,不再使用这个Block作为存储单元。
下面结合型号为K9F2G08U0A NAND FLASH和附图3具体说明:
NAND Flash的存储单元是由Block组成的。Block由Page组成。数据存储在Page上。K9F2G08U0A的总容量是256M。它一共有2048块,每一块有64页,每一页又分为数据区 和冗余区。块地址从0~2047,页地址从0~63,可以用第M个Block的第N个flash page来 表示读取flash page的物理地址。并且,NAND Flash是以Page为最小单位进行读写的,以 Block为最小单位进行擦除的。
步骤一:将长度为k的用户信息X{x1,x2,L,xk}分别经过CRC编码器和LDPC编码 器,得到长度分别为r1和r2的校验位信息。然后,将长度为k的用户信息、长度为r1的CRC 校验位信息以及长度为r2的LDPC校验位信息组成总长度为n的码字 C{c1,c2,L,ck,ck+1,ck+2,L,ck+r1,ck+r1+1,L,cn},其中n=k+r1+r2。将码字 C{c1,c2,L,ck,ck+1,ck+2,L,ck+r1,ck+r1+1,L,cn}写入NAND FLASH的第64个Block的第 10个flash page。其中,长度为k的用户信息存储在NANDFLASH的数据区,长度为r1的 CRC校验位和长度为r2的LDPC校验位存储在NAND FLASH的冗余区,并且把长度为r1的 CRC校验位记作CRC-P,长度为r2的LDPC校验位记作LDPC-P。从NANDFLASH的第64 个Block的第10个flash page读取长度为k的用户信息和长度为r1的CRC校验位,把它们组 成CRC码字,记作W1{w1,w2,L,wk,wk+1,wk+2,L,wn1},其中n1=k+r1。将码字W1进行CRC 译码,这里假设CRC的译码结果不为0,那么,执行步骤二。
步骤二:从NAND FLASH中读取长度为k的用户信息和长度为r2的LDPC校验位, 把它们组成LDPC码字,记作W2{w1,w2,L,wk,wk+1,wk+2,L,wn2},其中n2=k+r2。根据NAND FLASH中读取的flash page的物理地址即第64个Block的第10个flash page到SRAM存储 器中查找相应的存储信息。这里假设SRAM中没有存储该flash page的错误比特位置信息。 把码字W2直接作为LDPC迭代译码算法的输入数据,进行LDPC迭代译码,并把译码后的用 户信息记作T{t1,t2,L,tk}。
步骤三:把译码后的用户信息数据T和NAND FLASH中的CRC校验位CRC-P组成 一个CRC码字,记作W3{w1,w2,L,wk,wk+1,wk+2,L,wn1},将码字W3进行CRC译码。假设CRC 译码结果为0,此时说明LDPC译码结果正确。那么直接输出用户数据。以输出的用户信息 作为参考,再从NAND FLASH读取的数据信息中找出不同于参考数据的比特位置,并把这 些位置信息存储在SRAM存储器中。如图三所示,从NAND FLASH的第64个Block的第 10个flash page读取数据时,假设该flash page的第30、75、180、435、450、525、660、715 等位置上的数据发生了错误,这些位置上读取的数据信息分别为0、1、1、1、0、1、0、0, 译码后的数据信息分别为1、0、0、0、1、0、1、1,那么把第30、75、180、435、450、525、 660、715等位置记录下来存储到SRAM的数据域中。
当再一次从NAND FLASH的第64个Block的第10个flash page读取数据时,首先进行CRC校验,根据NAND FLASH错误位置区域的特点,可以知道此时CRC校验结果应该 不为0。那么根据NAND FLASH的第64个Block的第10个flash page的物理地址到SRAM 中查找相关的错误比特位置信息,此时位置信息存在。根据存储的错误比特位置信息把对应 的错误比特位置上的值进行取反,得到一个纠正了部分错误的序列 input1{a1,a2,L,ak,ak+1,ak+2,L,an2},并把取反之后的序列input1进行LDPC迭代译码,得到译 码序列T{t1,t2,L,tk}。把译码序列T{t1,t2,L,tk}和NAND FLASH中的CRC校验位CRC-P组 成一个CRC码字,再进行一次CRC译码,此时CRC译码结果为0,直接输出用户信息。并 且,把译码后的序列T{t1,t2,L,tk}作为参考,比较译码后的序列T和从NAND FLASH读取的 用户数据,记录不同于参考数据的比特位置,并把这些位置信息存储在SRAM存储器中覆盖 之前存在的信息。如果不考虑读写flash page的极限情况,即每一个flash page都被写入数据 和读取一次数据,并且读取数据的CRC校验结果不为0,以及不是每个flash page都会被再 次读取的情况下,那么就不需要考虑每个flash page的错误比特位置信息都会被保存,所以用 SRAM就足够存储错误比特位置的相关信息。
Claims (4)
1.一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,其特征在于,包括以下:步骤一:对从NAND FLASH读取的CRC码字进行一次CRC校验判断,区分出有和没有错误的flash page,没有错误的flash page直接输出用户数据信息;步骤二:根据错误的flashpage的物理地址,再去存储器中查找相关的比特位置信息,如果找到,根据此信息,从NANDFLASH读取的LDPC码字中找到相应的位置,并对该位置上的值进行取反,得到一个纠正部分错误的码字,进行LDPC迭代译码,如果找不到,把从NAND FLASH读取的LDPC码字直接作为LDPC迭代译码算法的输入数据,进行LDPC迭代译码;步骤三:把译码后的译码序列再进行一次CRC校验判断,如果CRC值为0,则直接输出用户数据信息,并以该信息为参考,再从NANDFLASH读取的数据信息中找出不同于参考数据的比特位置,并把这些位置信息存储在SRAM中,更新SRAM中错误位置信息,如果CRC译码结果不为0,则译码失败。
2.根据权利要求1所述的一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,其特征在于:步骤一中,将用户信息分别经过CRC编码器和LDPC编码器,分别得到CRC校验位信息和LDPC校验位信息,用户信息和两个校验信息组成总长度的码字写入NANDFLASH,从NAND FLASH中读取用户信息和CRC校验位,组成CRC码字,进行CRC译码。
3.根据权利要求1所述的一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,其特征在于:步骤一中,从NAND FLASH中读取用户信息和LDPC校验位,组成LDPC码字。
4.根据权利要求1所述的一种基于LDPC和循环冗余校验码的NAND FLASH差错控制方法,其特征在于:步骤三中,当CRC译码结果不为0时,此时有两种可能性,一种是LDPC迭代译码的过程中已经达到了最大的迭代次数,另一种是这个Block损坏。
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